JPS6388926A - クロック装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルタイミング回路に関し、−石詳細に
は、同期化を達成するためクロックパルスをスキフプす
るべく、ディジタルシステムクロックが走っている間に
動作する同期化回路に関する。

〔従来の技術〕

時分割多重化されたディジタル通信システムでは、デマ
ルチブレクシングとして知られている動作は、多数のチ
ャネルに正しく直列データフローを分配するため、同期
化を必要とする。ディジタル通信システムを通じて同期
化を達成し維持するべく種々の方法が考案されてきた。

たとえば、パルススタフィングと呼ばれる方法が、直列
伝送システムに適当な信号フォーマントを用意すること
により同期化が維持されることを保証するべく、しばし
ば使用される。それとは異なる方法として、指令または
制御信号に応答して一連のクロックパルスからクロック
パルスを除去することにより同期化を達成する方法もあ
る。この方法は、マシンサイクルが多重のクロックサイ
クルから成っている同期ディジタルシステムに有用であ
る。システムのすべての部分は、システムに対して同期
して機能するため同一サイクル上でそれらのマシンサイ
クルを開始しなければならない、パルススヮロワ−（ｓ
ｗａｌｌｏｗｅｒ　）として知られている回路は、シス
テムが走っている間にシステムの１つの部分に対して、
同期化が生起するまでシステムのその部分に到来するク
ロックパルスをスワロ−することにより同期化を達成し
得る。

種々の理由で、ますます高い速度で動作するディジタル
システムが開発される傾向にある。通常のパルススワロ
ワーはその回路構成のために１／６τ　（ここで、τは
典型的なロードされたゲートの動作と結び付けられる平
均遅延間隔に相当する）の最大動作周波数に制限されて
いる。クロックサイクルの継続時間で換言すれば、クロ
ックサイクルの周期は６τよりも短くてはならない。集
積回路テクノロジーはτの値を減するため遅延を短縮す
るべく進歩してきたが、依然として通常のバルススワロ
ワーの周波数制限によりディジタル通信システムの動作
の最大周波数に制約が課せられている。

〔発明が解決しようとする問題点〕

本発明の目的は、１／４τまでのクロック周波数で確実
に動作し得る同期化回路を提供することである。

本発明の関連する目的は、速度増大のために局部的フィ
ードバックループを利用するパルススワロワーを提供す
ることである。

〔問題点を解決するための手段〕

本発明によるパルススワロワーの実施例では、クロック
パルスに対する信号経路内のゲートをイネーブルし、ま
た４ゲート遅延間隔の逆数に一致する入力クロック周波
数で１つのクロックパルスのみを消去する制御信号に応
答して予め定められた間隔にわたりゲートをディスエー
ブルすることにより信号経路を中断するための論理手段
が設けられており、各ゲート遅延間隔は実施例に使用さ
れるゲートの平均のロードされたゲート遅延間隔である
。

本発明の局面のいくつかでは、論理回路は制御信号を受
信し、また人力クロック信号のパルスの終了後に４ゲー
ト遅延間隔にわたりそれ自体抑制されているイネーブル
信号を発生する。論理回路は２つの双安定回路を含んで
おり、一方の双安定回路は制御信号を受信するための入
力端を有し、また他方の双安定回路は入力クロック信号
信号を受信するための入力端を有する。各双安定回路は
データ入力端および一方のデータ出力端を有する。

第１の双安定回路のデータ入力端は固定された高レベル
信号を与えられ、またその一方のデータ出力は第２の双
安定回路のデータ入力端に与えられる。第２の双安定回
路の一方のデータ出力端は信号経路内のゲートに対する
イネーブル信号を発生する。

本発明の他の局面のいくつかでは、第２の双安定回路は
一方のデータ出力端の相補性データ出力端を有する。相
補性データ出力端は、１つのクロックサイクルの後に高
レベル状態にあるイネーブル信号を消すための局部的フ
ィードバックループの役割をするべく第２の双安定回路
の他方のデータ入力端に接続されている。第１の双安定
回路はリセット入力端を有するＤ形式フリップフロップ
である。第２の双安定回路の一方のデータ出力はリセッ
ト入力端に与えられる。信号経路は直列に接続されてい
るインバータおよびノアゲートを含んでおり、この直列
回路は単一クロックパルスを選択的に消去するため制御
信号入力に応答するゲートとしての役割をする。

本発明の特徴および追加的な目的は、以下に図面に示さ
れている実施例により本発明を一層詳細に説明するなか
で、容易に認識され、また良好に理解されよう。

〔実施例〕

第４図は典型的な通常のパルススヮロヮーの回路図であ
る。基本的に、第４図の回路は入力端１１にクロック信
号を与えられ、また出力端１２に出力クロック信号を供
給する。一般に、クロック信号の周波数が高くなるにつ
れて一層重要になるインバータ１３およびノアゲート１
４により導入される遅延を例外として、出力は入力に一
致している。

フリップフロップ１７のクロック入力端である入力端１
６に与えられるスワロウ信号の負移行に応答して、Ｑ１
出力婦はＨ状態に移行する。クロック信号の次回の負移
行に応答して、フリップフロップ１８のＱ２出力端はＨ
状態に移行する。Ｑ２がＨ状態に移行する時点で、イン
バータ１３の出力はＨ状態にとどまり、またノアゲート
１４の出力はＬ状態にある。Ｑ２がＨ状態に移行した後
、ノアゲート１４の出力は、入力クロック信号がＨ状態
に移行した後にもし状態にとどまる。

この時点で、クロックスワロウサイクルが開始する。ノ
アゲート１４の出力をＬ状態に強制することに加えて、
Ｑ２のＨレベルが導線１９を経てフリ、ブフロップ１７
をリセットする。その結果、フリップフロップのＱ１出
力はＬレベルに復帰する。入力クロック信号の次回の負
移行はＱｌのＬレベルをフリップフロップ１８のＱ２出
力端に通す、いったんＱ２出力がＬレベルになると、ノ
アゲート１４の出力は入力端１１におけるクロック信号
の変化に応答して再び変化し得る。しかし、同時にフリ
ップフロップ１８のＱ２がＬレベルに復帰し、入力クロ
ック信号はＬレベルであり、インバータ１３の出力はＨ
レベルであり、またノアゲート１４の出力はクロック入
力信号の次回の正エツジまでＬ状態にとどまる。こうし
て１つの完全なりロックパルスがスワロウ信号の下降エ
ツジまたは移行に応答する回路によりスワロウされてい
る。

第５図は第４図中のフリップフロップ１７および１８の
双方に通したＤ形式フリップフロップ２１のゲートレベ
ル内部回路図である。フリップフロップ２１は相補性デ
ータ入力端りおよびＤＢおよび相補性出力端ＱおよびＱ
Ｂを有する。加えて、フリップフロップ２１はクロック
入力端およびリセット入力端を有する。このようなり形
式フリップフロップは当業者に良く知られているので、
その内部動作についての説明は省略する。しかし、高い
クロック周波数での第４図のパルススワロワーのオーバ
ーオールな動作は本発明の意義を理解するのに重要であ
る。

第６図は１１５τに等しいクロック周波数での第１ＴＩ
！Ｊのパルススワロワーの動作を示す波形図である０期
待されるように、スワロウ信号の負エツジに応答して、
１つのクロックパルスが出力端１２では消去されていな
ければならない。クロック信号入力は第６図の最も上に
、またクロック出力は第３図の最も下に示されている。

この図から明らかなように、２つのクロックパルスがス
ワロウされている。指摘すべきこととして、クロックパ
ルスがスワロウされていない時には、回路動作の速度は
直列に接続されているインバータ１３およびノアゲート
１４の周波数帯域により制限されるだけである。

しかし、クロックスワロウサイクルの間は、動作の速度
は、ノアゲート１４をイネーブルするためＱ２がＬ状態
に移行するのに必要とされる時間により制限される。こ
れは、フリップフロップ１７がリセットされること、ま
たそのフリップフロップのＱ１出力端に対してフリップ
フロップ１８のＤ入力端に入力信号として正しいレベル
で適当に確立されることを必要とする。入力クロックの
下降エツジとＱ２のＨレベルへの移行との間に３つのτ
が存在する（ここで、τは平均のロードされたゲート遅
延間隔である）。Ｑ２のＨレベルへの移行とフリップフ
ロップ１７のリセットとの間の遅延間隔は２τである。

フリップフロップ１８のセットアツプ時間はτである。

こうして、クロフクスワロウサイクルの間に利用可能で
なければならない時間の全体は６τである。その結果、
動作の最大周波数は１／６τである。１／４τまでの周
波数で動作し得る利用可能な最高速度のカウンタに通常
のパルススワロワーを追加することは約３３％だけ動作
の周波数を減する。

第６図には、両フリンブフロップ１７および１８の相補
性出力が示されている。加えて、波形Ａはインバータ１
３の出力である。この信号はインバータ１３の応答時間
により遅延させられたクロック入力信号を反転したもの
である。端子１２に得られる出力クロック信号は再びノ
アゲート１４により反転−されると共に少し遅延させら
れる。

第１図は本発明によるパルススワロワー４１の回路図で
ある０期待されるように、パルススワロワー４１は第４
図のパルススワロワーと等価な入力端および等価な出力
端を有する。実際、入力端４２．４３、出力端４４、イ
ンバータ４６、ノアゲート４７およびフリ７プフロツプ
４８は第４図中の対応する要素と同一である。第１図の
パルススワロワーが第４図のパルススワロワーと主に相
違する点は、フリップフロップ４９の接続の仕方および
その第２図に示されている内部回路である。

これらの相違により、第１図のパルススヮロヮーは１／
４τまでの周波数において正しく動作し得る。従って、
このパルススワロワーが高速カウンタと組み合わせて使
用される時、オーバーオールな回路の最大動作周波数の
低下は生じない。

第１図の回路から明らかなように、導線５１および５２
を経てフリップフロップ４９に局部的フィードバックル
ープを設けることにより、このフリップフロップは入力
クロック信号の１サイクルの後にそのＱ２出力端におけ
るＨ状態の信号を終了するように強制される。従って、
このフィードバックループはフリップフロップ４８を含
んでいないので、導線１９による第４図の等価なフィー
ドバックループよりもはるかに高速である。

次に、導線５１による局部的フィードバックループに結
び付けられる遅延について説明する。第４図のパルスス
ワロワーに関連して先に説明したように、入力クロック
信号の下降エツジとＱ２およびＱＢ２における信号の状
態変化との間の遅延はなおも３τであり、またフリップ
フロップ４９のセットアツプ時間はτである。

第２図はフリップフロップ４９の内部回路を示す。導線
５１による局部的フィードバックは１つの入力を、それ
を供給するノアゲート６２と集積されているアンドゲー
ト６１に与える。換言すれば、アンドゲート６１および
ノアゲート６２は単一の複合アンド−オア−反転ゲート
を形成する。

ここで指摘すべきこととして、入力を受ける第５図中の
追加的なノアゲート（６６〜６８）はアンド−オア−反
転ゲート６１．６２と一緒に交叉接続されている。高度
に平行化された配置は、出カッアゲート７１および７２
に中間入力端を迅速に与えるため、結び付けられている
ゲートの同時動作を可能にする。

以上の説明を念頭において第１図のオーバーオールなパ
ルススワロワーを考察すると、クロックスワロウサイク
ルの間に利用可能でなければならない全時間は４τであ
ることが明らかになる。こうして、動作の最大周波数は
１／４τである。その結果、第１図によるパルススヮロ
ヮーの利用は、高速カウンタがその動作可能な最高速度
で動作することを可能にする。

第３図は第１図のパルススヮロヮーに対すルタイミング
波形図である。このタイミング波形図は第４図のパルス
スワロワーのそれに相当する第１図のパルススワロワー
のディジタル信号を示す。

しかし、第３図の最も下のクロック出力信号は、正しい
動作のために望まれるように、ただ１つのパルスがスワ
ロウされていることを明白に示している。動作周波数は
１１５τであるが、この動作は１／４τの周波数まで継
続する。

以上に、意図する特徴および有利な目的のすべてを満足
する新規なパルススワロワーを説明し、図示してきた。

以上には本発明を特定の好ましい実施例について説明し
てきたが、本発明はこれらの実施例に限定されるもので
はなく、特許請求の範囲によってのみ限定される本発明
の範囲内で種々の実施例が可能であることは当業者にと
って明らかであろう。

【図面の簡単な説明】

第１図は本発明によるパルススヮロヮーの回路図、第２
図は第１図のパルススヮロヮーの出力部分に有利に使用
される適当なフリップフロップのケートレベル図、第３
図は第１図のパルススヮロワーの正常動作を説明するた
めの波形図、第４図は通常のパルススヮロヮーの回路図
、第５図は第４図のパルススヮロヮーに通したフリップ
フロップの内部回路図、第６図は第４図のパルススヮロ
ワーの誤動作を説明するための波形図である。 １１・・・入力端、１２・・・出力端、１３・・・イン
バータ、１４・・・ノアゲート、１６・・・入力端、１
７，１８゜２１・・・フリップフロップ、４１・・・パ
ルススヮロヮー、４２．４３・・・入力端、４４・・・
出力端、４６・・・インバータ、４７・・・ノアゲート
、４８．４９・・・フリ・７ブフロフブ、６１・・・ア
ンドゲート、６２・・・ノアゲート、６６〜６８・・・
ノアゲート、７１．７２・・・ノアゲート。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １）入力クロック信号および制御信号を受信し、また出
   力クロック信号を発生するクロック装置であって、制御
   信号に応答して入力クロック信号の１つのパルスが出力
   クロック信号に現れることを阻止されるクロック装置に
   おいて、入力クロック信号を受信し、また出力クロック
   信号を発生するための信号経路を含んでおり、この信号
   経路が、信号経路を常時は完成し、また制御信号に応答
   して予め定められた間隔にわたり信号経路を中断するゲ
   ート手段を含んでおり、予め定められた間隔が、単一ク
   ロックパルスが４ゲート間隔の逆数である１／４τ（こ
   こでτはゲート手段の平均ゲート遅延間隔）の動作周波
   数で信号経路を通過することを排除する継続時間を有す
   ることを特徴とするクロック装置。 ２）前記ゲート手段が、制御信号を受信し、また入力ク
   ロック信号のパルスの終了後に４ゲート遅延間隔にわた
   りそれ自体抑制されているゲート手段に対するイネーブ
   ル信号を発生するための論理手段を含んでいることを特
   徴とする特許請求の範囲第１項記載の装置。 ３）前記論理手段が第１および第２の双安定手段を含ん
   でおり、第１の双安定手段は制御信号を受信するための
   入力端を有し、第２の双安定手段は入力クロック信号を
   受信するための入力端を有し、各双安定手段は少なくと
   も１つのデータ入力端および少なくとも１つのデータ出
   力端を有し、第１の双安定手段のデータ入力端は高レベ
   ル信号を受信するべく接続されており、また第２の双安
   定手段のデータ入力端は第１の双安定手段の出力を受信
   するべく接続されており、また第２の双安定手段の出力
   端がゲート手段に対するイネーブル信号を発生すること
   を特徴とする特許請求の範囲第２項記載の装置。 ４）第２の双安定手段が第２のデータと、第２のデータ
   出力端と、第２の出力端から第２の入力端へ信号を与え
   ることによりイネーブル信号を終了させるためのフィー
   ドバック手段とを含んでいることを特徴とする特許請求
   の範囲第３項記載の装置。 ５）第２の双安定手段が第２のデータ出力端と、２つの
   入力端（一方はデータ入力端、他方は第２のデータ入力
   端）を有するアンド−オア−反転ゲートとを含んでおり
   、第２のデータ入力端が論理的フィードバックループを
   形成するべく第２のデータ出力端に接続されていること
   を特徴とする特許請求の範囲第３項記載の装置。 ６）第２の出力端が一方のデータ出力端の相補性データ
   出力端であることを特徴とする特許請求の範囲第４項記
   載の装置。 ７）第１の双安定手段がリセット入力端を有するＤ形式
   フリップフロップであることを特徴とする特許請求の範
   囲第５項記載の装置。 ８）第２の双安定手段の一方のデータ出力端がＤ形式フ
   リップフロップのリセット入力端に接続されていること
   を特徴とする特許請求の範囲第６項記載の装置。 ９）ゲート手段が第１および第２の入力端を有するノア
   ゲートであることを特徴とする特許請求の範囲第７項記
   載の装置。 １０）ノアゲートの第１の入力端が入力クロック信号を
   受信するべく接続されており、また第２の入力端が第２
   の双安定手段の一方のデータ出力を受信するべく接続さ
   れていることを特徴とする特許請求の範囲第８項記載の
   装置。 １１）信号経路が反転手段を含んでおり、その入力端が
   入力クロック信号を受信し、またその出力端がノアゲー
   トの第１の入力端に接続されていることを特徴とする特
   許請求の範囲第９項記載の装置。