JPS6378257A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS6378257A JPS6378257A JP22087586A JP22087586A JPS6378257A JP S6378257 A JPS6378257 A JP S6378257A JP 22087586 A JP22087586 A JP 22087586A JP 22087586 A JP22087586 A JP 22087586A JP S6378257 A JPS6378257 A JP S6378257A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- host cpu
- output control
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ホストＣＰＵが所定の入出力装置に対してデ
ータの書き込み命令を実行した場合に、該命令による前
記入出力装置へのデータ送信動作、及びそれに続く該入
出力装置からのメツセージ応答（またはステータス）の
受信待ち動作を、前記ホストＣＰＵから独立して行う入
出力制御手段を有し、更に該手段は受信メッセージを所
定の記憶領域、特にホストＣＰＵの主記憶装置のディバ
イス制御ブロック２１内の受信メッセージ記憶手段に自
動的に書き込む動作を行うことにより、１つのコマンド
でデータ送信動作とそれに対するメツセージ応答（また
はステータス受信）の受信動作を可能とし、ホストＣＰ
Ｕによる入出力制御に対する負担を軽減させることので
きる入出力制御装置である。
ータの書き込み命令を実行した場合に、該命令による前
記入出力装置へのデータ送信動作、及びそれに続く該入
出力装置からのメツセージ応答（またはステータス）の
受信待ち動作を、前記ホストＣＰＵから独立して行う入
出力制御手段を有し、更に該手段は受信メッセージを所
定の記憶領域、特にホストＣＰＵの主記憶装置のディバ
イス制御ブロック２１内の受信メッセージ記憶手段に自
動的に書き込む動作を行うことにより、１つのコマンド
でデータ送信動作とそれに対するメツセージ応答（また
はステータス受信）の受信動作を可能とし、ホストＣＰ
Ｕによる入出力制御に対する負担を軽減させることので
きる入出力制御装置である。
本発明は、ホストＣＰＵから所定の入出力装置へのデー
タ書き込み動作とそれによる該入出力装置からのメツセ
ージ応答（またはステータス）の受信動作を１つのデー
タ書き込み命令で実行することのできる入出力制御装置
に関する。
タ書き込み動作とそれによる該入出力装置からのメツセ
ージ応答（またはステータス）の受信動作を１つのデー
タ書き込み命令で実行することのできる入出力制御装置
に関する。
コンピュータシステムにおける入出力装置の機能の充実
に伴い、ホストＣＰＵは単に入出力装置にデータを書き
込んで（送信して）、その動作が正常であったかどうか
をステータスで確かめるだけでなく、入出力装置からの
様々なメッセージ応答を受信して次の入出力動作を決定
するというようなインテリジェントな機能が求められて
いる。
に伴い、ホストＣＰＵは単に入出力装置にデータを書き
込んで（送信して）、その動作が正常であったかどうか
をステータスで確かめるだけでなく、入出力装置からの
様々なメッセージ応答を受信して次の入出力動作を決定
するというようなインテリジェントな機能が求められて
いる。
このような動作を行うためには、従来、ホストＣＰＵは
第４図に示すようにまず、Ｗｒｉｔｅコマンドを発行し
、それにより入出力制御装置（アダプタ、以下同じ）が
該コマンドを解析してデータ送信動作を行い、所定の入
出力装置（■１０、以下同じ）に対してデータを出力す
る。アダプタは送信動作終了後、ホストＣＰＵに終了割
込通知を行い、それによりホストＣＰＵはＲｅａｄコマ
ンドを発行し、アダプタに対してＩｌｏからの送信要求
の受信と、それに続くメツセージ応答の受信動作を行わ
せ、終了後にホストＣＰＵがメツセージ応答の内容を見
て送信動作の確認を行っていた。
第４図に示すようにまず、Ｗｒｉｔｅコマンドを発行し
、それにより入出力制御装置（アダプタ、以下同じ）が
該コマンドを解析してデータ送信動作を行い、所定の入
出力装置（■１０、以下同じ）に対してデータを出力す
る。アダプタは送信動作終了後、ホストＣＰＵに終了割
込通知を行い、それによりホストＣＰＵはＲｅａｄコマ
ンドを発行し、アダプタに対してＩｌｏからの送信要求
の受信と、それに続くメツセージ応答の受信動作を行わ
せ、終了後にホストＣＰＵがメツセージ応答の内容を見
て送信動作の確認を行っていた。
しかし、上記従来方式によると、ホストＣＰＵがメツセ
ージ応答を有するＩｌｏを制御する場合には、プログラ
ムによりＷｒｉｔｅコマンドの後にＲｅａｄコマンドを
実行する必要があり、更にＷｒｉｔｅ／ Ｒｅａｄ動作
のタイミングもホスト側のプログラムにより行わなけれ
ばならず、プログラムが複雑になってしまうという問題
点を有していた。更に、プログラムが複雑になることに
よってシステム全体に占めるＩ１０処理への負荷が大き
くなり、高速処理が出来なくなるという問題点を有して
いた。これは、１バイト程度のメツセージ応答を受信す
る場合でも常につきまとう問題点であった。
ージ応答を有するＩｌｏを制御する場合には、プログラ
ムによりＷｒｉｔｅコマンドの後にＲｅａｄコマンドを
実行する必要があり、更にＷｒｉｔｅ／ Ｒｅａｄ動作
のタイミングもホスト側のプログラムにより行わなけれ
ばならず、プログラムが複雑になってしまうという問題
点を有していた。更に、プログラムが複雑になることに
よってシステム全体に占めるＩ１０処理への負荷が大き
くなり、高速処理が出来なくなるという問題点を有して
いた。これは、１バイト程度のメツセージ応答を受信す
る場合でも常につきまとう問題点であった。
本発明は上記問題点を解決するために、データ書き込み
命令によるデータ送信動作と、それに対するＩｌｏから
のメツセージ応答などの受信動作を、１つのコマンドで
ホストＣＰＵから独立して行う入出力制御手段を有する
ことによりホストＣＰＵのＩ１０制御に対する負担を軽
減させることのできる入出力制御装置を提供することを
目的とする。
命令によるデータ送信動作と、それに対するＩｌｏから
のメツセージ応答などの受信動作を、１つのコマンドで
ホストＣＰＵから独立して行う入出力制御手段を有する
ことによりホストＣＰＵのＩ１０制御に対する負担を軽
減させることのできる入出力制御装置を提供することを
目的とする。
本発明は、上記問題点を解決するために、第１図に示す
ように、所定の記１．α装置、特にホストＣＰＵ３の上
記↑、き装置２のディバイス制御ブロック２１内に設け
られる受信メッセージ記憶領域２１１と、ホストＣＰＵ
３からのデータ書き込み命令に従って、ｌ１０４へのデ
ータ送信動作、それに続＜１１０４からのメツセージ応
答受信待ち動作、及び受信メツセージの前記受信メツセ
ージ記１、α領域２１１への書き込みとその終了通知動
作をホストＣＰＵ３から独立して行う入出力制御手段１
とを有する。
ように、所定の記１．α装置、特にホストＣＰＵ３の上
記↑、き装置２のディバイス制御ブロック２１内に設け
られる受信メッセージ記憶領域２１１と、ホストＣＰＵ
３からのデータ書き込み命令に従って、ｌ１０４へのデ
ータ送信動作、それに続＜１１０４からのメツセージ応
答受信待ち動作、及び受信メツセージの前記受信メツセ
ージ記１、α領域２１１への書き込みとその終了通知動
作をホストＣＰＵ３から独立して行う入出力制御手段１
とを有する。
上記手段において、ホス１−ＣＰＵ３から１つのデータ
書き込みコマンドが発行されると、まず入出力制御手段
１は所定のデータをｌ１０４へ送信する。その後、ｌ１
０４からのメッセージ応答の受信待ちになり、ホスｌ−
ＣＰ Ｕ ３とは関係なく受信待ち状態を維持する。そ
して、メツセージを受信した時点で、それを受信メッセ
ージ記憶領域２１１へ書き込み、受信の終了をホスｌ−
ＣＰ Ｕ ３へ通知する。以上の動作は、入出力制御手
段１がホストＣＰＵ３から独立して行うため、ホストＣ
ＰＵ３は１つのコマンドを発行するだけでよ（、またメ
ツセージ受信動作をプログラムで行う必要がないため、
Ｉ１０制御のためのプログラムを大幅に簡略化すること
が可能となる。更に、ホストＣＰＵ３はコマンド発行後
、メツセージ受信終了通知を受は取るまでの間、Ｉ１０
制御以外のプログラムを実行することも可能であり、ホ
ストＣＰＵ′３への負荷を低減させ、Ｉ１０制御の高速
処理が可能となる。
書き込みコマンドが発行されると、まず入出力制御手段
１は所定のデータをｌ１０４へ送信する。その後、ｌ１
０４からのメッセージ応答の受信待ちになり、ホスｌ−
ＣＰ Ｕ ３とは関係なく受信待ち状態を維持する。そ
して、メツセージを受信した時点で、それを受信メッセ
ージ記憶領域２１１へ書き込み、受信の終了をホスｌ−
ＣＰ Ｕ ３へ通知する。以上の動作は、入出力制御手
段１がホストＣＰＵ３から独立して行うため、ホストＣ
ＰＵ３は１つのコマンドを発行するだけでよ（、またメ
ツセージ受信動作をプログラムで行う必要がないため、
Ｉ１０制御のためのプログラムを大幅に簡略化すること
が可能となる。更に、ホストＣＰＵ３はコマンド発行後
、メツセージ受信終了通知を受は取るまでの間、Ｉ１０
制御以外のプログラムを実行することも可能であり、ホ
ストＣＰＵ′３への負荷を低減させ、Ｉ１０制御の高速
処理が可能となる。
以下、本発明の実施例につき詳細に説明を行う。
（本発明による実施例の構成（第１図））第１図は、本
発明による人出力制御装置とその周辺装置の構成図であ
る。入出力制御装置１は、中央処理装置（ＭＰＵ、以下
同じ）１２とアダプタ制御レジスタＩ １．ＲＯＭＩ
８．− ＲＡＭＩ ９゜及びＩ１０コネクタ１５〜１７
が内部バス１３により相互に接続された構成を有する。
発明による人出力制御装置とその周辺装置の構成図であ
る。入出力制御装置１は、中央処理装置（ＭＰＵ、以下
同じ）１２とアダプタ制御レジスタＩ １．ＲＯＭＩ
８．− ＲＡＭＩ ９゜及びＩ１０コネクタ１５〜１７
が内部バス１３により相互に接続された構成を有する。
各Ｉ１０コネクタ１４〜１７には、プリンタ４などのＩ
１０装置が接続される。アダプタ制御レジスタ１１は、
ホストＣＰＵ３．メインメモリ２とシステムバス５を介
して接続される。メインメモリ２内には、Ｉ１０制御用
領域であるディバイス制御ブロック（ＤＣＢ、以下同じ
）２１が設けられ、更にその内部に受信メツセージ記憶
領域２１１が設けられている。ここで、入出力制御装置
１はＭＰＵ１２によって制御され、ＲＯＭ１８内の内部
プログラムにより動作する。ＲＡＭ１９は各種制御用領
域である。
１０装置が接続される。アダプタ制御レジスタ１１は、
ホストＣＰＵ３．メインメモリ２とシステムバス５を介
して接続される。メインメモリ２内には、Ｉ１０制御用
領域であるディバイス制御ブロック（ＤＣＢ、以下同じ
）２１が設けられ、更にその内部に受信メツセージ記憶
領域２１１が設けられている。ここで、入出力制御装置
１はＭＰＵ１２によって制御され、ＲＯＭ１８内の内部
プログラムにより動作する。ＲＡＭ１９は各種制御用領
域である。
（本発明による入出力制御装置の動作（第２図））次に
、上記実施例における入出力制御装置１の動作につき、
第２図の動作説明図を用いて詳細に説明を行う。
、上記実施例における入出力制御装置１の動作につき、
第２図の動作説明図を用いて詳細に説明を行う。
まず、ホスト側のＣＰＵ３がプリンタ４に対するデータ
のＷｒｉｔｅコマンド（送信コマンド）を発行すると、
メインメモリ２内のＤＣＢ２１から該コマンドが入出力
制御装置（アダプタ、以下同じ）１内のアダプタ制御レ
ジスタ１１にセントされる。
のＷｒｉｔｅコマンド（送信コマンド）を発行すると、
メインメモリ２内のＤＣＢ２１から該コマンドが入出力
制御装置（アダプタ、以下同じ）１内のアダプタ制御レ
ジスタ１１にセントされる。
これにより、ＭＰＵ１２はＷｒｉｔｅコマンドを解析し
、メインメモリ２内のデータをプリンタ４（Ｉｌｏ、以
下同じ）に対して第２図に示すように送信、出力する。
、メインメモリ２内のデータをプリンタ４（Ｉｌｏ、以
下同じ）に対して第２図に示すように送信、出力する。
その後、アダプタ１内のＭＰＵ１２はｌ１０４からのメ
ッセージ応答の受信待ち（ＷへＩＴ）状態になる。そし
て、ｌ１０４からの送信要求を受ケ取ると、ＭＰＵ１２
はそのコマンドを解析した後、第２図に示すようにメツ
セージ応答を受信し、ＤＣＢ２１内の受信メッセージ記
憶領域２１１に書き込む。以上の動作は、アダプタ１が
ＣＰＵ３から完全に独立して行う。そして、ＭＰＵ１２
はメッセージの受信終了により、終了通知をホストのＣ
ＰＵ３へ送る。
ッセージ応答の受信待ち（ＷへＩＴ）状態になる。そし
て、ｌ１０４からの送信要求を受ケ取ると、ＭＰＵ１２
はそのコマンドを解析した後、第２図に示すようにメツ
セージ応答を受信し、ＤＣＢ２１内の受信メッセージ記
憶領域２１１に書き込む。以上の動作は、アダプタ１が
ＣＰＵ３から完全に独立して行う。そして、ＭＰＵ１２
はメッセージの受信終了により、終了通知をホストのＣ
ＰＵ３へ送る。
ホスト側のＣＰＵ３は前記Ｗｒｉｔｅコマンド発行後、
上記メッセージ受信終了通知を受は取るまでは、Ｉ１０
動作と関係のない他のプログラムを実行することが可能
である。そして、該通知を受は取った後、ＣＰＵ３は受
信メッセージ記憶領域２１１の内容を読むことにより送
信動作の確認を行い、次の入出力動作を行うことができ
る。
上記メッセージ受信終了通知を受は取るまでは、Ｉ１０
動作と関係のない他のプログラムを実行することが可能
である。そして、該通知を受は取った後、ＣＰＵ３は受
信メッセージ記憶領域２１１の内容を読むことにより送
信動作の確認を行い、次の入出力動作を行うことができ
る。
（本発明による入出力制御動作時の
データフォーマントの実施例（第３図））次に、第３図
は本発明によってホスト側のＣＰＵ２が入出力制御を行
う場合のメインメモリ２上のデータフォーマットを示す
。
は本発明によってホスト側のＣＰＵ２が入出力制御を行
う場合のメインメモリ２上のデータフォーマットを示す
。
本実施例においては、従来用いられていたフォーマット
（Ｄ ＣＷ Ａ ｄｄｒｅｓｓ領域、ＤＳＷ領域、
ＰＣＢ領域を有する）形式において従来未使用であった
ＬＩＮＥ ＳＴΔＴＵＳ、拡張５ＥＮＳＥＡＲＥＡ、
５ＥＮＳＥ ＢＹＴＥが格納される２ワードの領域に
続く４ワード（８バイト）を第１図の受信メツセージ記
憶領域２１１として割り当てており、メッセージ受信デ
ータ量は拡張５ＥＮＳＥＡＲＥＡに記述する。従って、
ｌ１０４ （第１図）からのメツセージ応答は、Ｗｒｉ
ｔｅコマンドの終結時に拡張ステータス情報の一部とし
てホストＣＰＵ３に通知されるため、従来のデータ書き
込みプログラムをそのまま流用することができる。
（Ｄ ＣＷ Ａ ｄｄｒｅｓｓ領域、ＤＳＷ領域、
ＰＣＢ領域を有する）形式において従来未使用であった
ＬＩＮＥ ＳＴΔＴＵＳ、拡張５ＥＮＳＥＡＲＥＡ、
５ＥＮＳＥ ＢＹＴＥが格納される２ワードの領域に
続く４ワード（８バイト）を第１図の受信メツセージ記
憶領域２１１として割り当てており、メッセージ受信デ
ータ量は拡張５ＥＮＳＥＡＲＥＡに記述する。従って、
ｌ１０４ （第１図）からのメツセージ応答は、Ｗｒｉ
ｔｅコマンドの終結時に拡張ステータス情報の一部とし
てホストＣＰＵ３に通知されるため、従来のデータ書き
込みプログラムをそのまま流用することができる。
従って、第３図のデータフォーマントを採用した場合、
受信メツセージ記憶領域を特別に用意する必要がないと
いう利点を有する。
受信メツセージ記憶領域を特別に用意する必要がないと
いう利点を有する。
本発明によれば、ホストＣＰＵによるＩｌｏへのデータ
書き込み命令によるデータ受信動作と、それに対するＩ
ｌｏからのメツセージ応答などの受信動作を入出力制御
装置がホストＣＰＵから独 ′立して行うため、ホスト
側のＩ１０制御のためのプログラムを大幅に簡略化する
ことが可能とな５す、ホス１−ＣＰＵへの負荷を低減さ
せ、Ｉ１０制御の高速処理を実現することが可能となる
。
書き込み命令によるデータ受信動作と、それに対するＩ
ｌｏからのメツセージ応答などの受信動作を入出力制御
装置がホストＣＰＵから独 ′立して行うため、ホスト
側のＩ１０制御のためのプログラムを大幅に簡略化する
ことが可能とな５す、ホス１−ＣＰＵへの負荷を低減さ
せ、Ｉ１０制御の高速処理を実現することが可能となる
。
第１図は、本発明による実施例の構成図、第２図は、本
発明による実施例の動作説明図、第３図は、本発明によ
る入出力側御動作時のデータフォーマントの実施例を示
した図、第４図は、従来の入出力制御動作の動作説明図
である。 １・・・入出力制御装置、 ２・・・メインメモリ、 ３・・・ｃｐｕ。 ４・・・プリンタ、 ２１・・・ディバイス制御ブロック（ＤＣＢ）、２１１
・・・受信メツセージ記憶領域。
発明による実施例の動作説明図、第３図は、本発明によ
る入出力側御動作時のデータフォーマントの実施例を示
した図、第４図は、従来の入出力制御動作の動作説明図
である。 １・・・入出力制御装置、 ２・・・メインメモリ、 ３・・・ｃｐｕ。 ４・・・プリンタ、 ２１・・・ディバイス制御ブロック（ＤＣＢ）、２１１
・・・受信メツセージ記憶領域。
Claims (1)
- 【特許請求の範囲】 １）所定の記憶手段（２１）内に設けられる受信メッセ
ージ記憶手段（２１１）と、 ホストＣＰＵ（３）からの所定の入出力装置（４）に対
するデータ書き込み命令に従って、該入出力装置（４）
へのデータ送信、該送信動作終了に続く前記入出力装置
（４）からのメッセージ応答の受信待ち、該動作により
受信したメッセージ応答の前記受信メッセージ記憶手段
（２１１）への書き込み及び前記ホストＣＰＵ（３）へ
の受信終了通知動作の４つの動作を前記ホストＣＰＵ（
３）から独立して順次行う入出力制御手段（１）とを有
することを特徴とする入出力制御装置。 ２）前記受信メッセージ記憶手段（２１１）は、前記ホ
ストＣＰＵ（３）の主記憶装置（２）のディバイス制御
ブロック（２１）内に設けられることを特徴とする特許
請求の範囲第１項記載の入出力制御装置。 ３）前記受信メッセージ記憶手段（２１１）は、データ
書き込み命令実行時の前記ディバイス制御ブロック（２
１）上のメモリフォーマットのあき領域に設けられ、前
記入出力制御手段（１）による前記各動作はデータ書き
込み命令によって実行可能であることを特徴とする特許
請求の範囲第２項記載の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087586A JPS6378257A (ja) | 1986-09-20 | 1986-09-20 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087586A JPS6378257A (ja) | 1986-09-20 | 1986-09-20 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378257A true JPS6378257A (ja) | 1988-04-08 |
| JPH0511339B2 JPH0511339B2 (ja) | 1993-02-15 |
Family
ID=16757904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22087586A Granted JPS6378257A (ja) | 1986-09-20 | 1986-09-20 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266660A (ja) * | 1988-08-31 | 1990-03-06 | Fujitsu Ltd | ファイルチャネル制御装置 |
| JPH02253463A (ja) * | 1989-03-28 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 情報入出力装置と情報入出力方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120145A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Input and output controller |
-
1986
- 1986-09-20 JP JP22087586A patent/JPS6378257A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120145A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Input and output controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266660A (ja) * | 1988-08-31 | 1990-03-06 | Fujitsu Ltd | ファイルチャネル制御装置 |
| JPH02253463A (ja) * | 1989-03-28 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 情報入出力装置と情報入出力方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511339B2 (ja) | 1993-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5063494A (en) | Programmable data communications controller | |
| JP2829091B2 (ja) | データ処理システム | |
| EP0141742A2 (en) | Buffer system for input/output portion of digital data processing system | |
| JP2962787B2 (ja) | 通信制御方式 | |
| JPS5941033A (ja) | 電子式計算機装置 | |
| US4855900A (en) | System for transferring data to a mainframe computer | |
| JPS6378257A (ja) | 入出力制御装置 | |
| JPS6126706B2 (ja) | ||
| JP2834927B2 (ja) | 計算機システム | |
| JP3442099B2 (ja) | データ転送記憶装置 | |
| JPS62544B2 (ja) | ||
| JPH11252150A (ja) | ネットワーク接続装置、及びネットワーク接続制御方法 | |
| JPS6182260A (ja) | 入出力割込み制御方式 | |
| JPS6253046A (ja) | 産業用ロボツトのデ−タ通信装置 | |
| JP2576236B2 (ja) | プログラマブルコントローラの通信方法 | |
| JPH0342740B2 (ja) | ||
| JPS61250758A (ja) | 通信制御装置 | |
| JP3294305B2 (ja) | 遠隔監視制御システムのデータ処理方式 | |
| JPS5922462A (ja) | 通信制御方式 | |
| JPH03246796A (ja) | Ｐｏｓ伝送制御システム | |
| JPH04120648A (ja) | 共通バス接続装置 | |
| JPH01261706A (ja) | プログラマブルコントローラのデータ転送方法 | |
| JPH0318144A (ja) | Ｌａｎアダプタ | |
| JPH01232455A (ja) | プロトコル制御装置 | |
| JPH03110623A (ja) | インタフェース接続方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |