JPS63752A - メモリ保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機のメモリ保護方式に係り。

詳しくは、リングレベルとアクセス制限により主メモリ
へのアクセス保護を行っており、該リングレベルとアク
セス制限の情報をアドレス変換テーブルに有し、アドレ
ス変換テーブルに持つリングレベル（参照リングレベル
）とプログラム状態語（ｐ　ｓ　ｗ）上のリングレベル
（実行リングレベル）との比較により、アクセス制限情
報の制限条件を制御している電子計算機におけるメモリ
保護方式〔従来の技術〕 この種の電子計算機における従来のメモリ保護方式につ
いて第５図により説明する。

第５図（ａ）はリングレベル（ＲＬ）とアクセス制限（
ＡＲ）とによりメモリ保護を行っているＤＩＰＳ等によ
り実現されている例である。１はプログラム状態ｍ　＜
　ｐ　ｓ　ｗ　）であり、１１はＰＳＷ内の実行リング
レベル（ＲＬＥ）を示す。　２は参照するオペランド等
の論理アドレスで、セグメント番号Ｓ、ページ番号Ｐ、
ページ内アドレスＬを含む、３はセグメントベースレジ
スタ（Ｓ　Ｂ　Ｒ）、４はセグメントテーブル（ＳＴ）
、５はページテーブル（ＰＴ）である。セグメントベー
スレジスタ３は、セグメントテーブル４の先頭アドレス
を保持しており、これに論理アドレス２中のＳフィール
ドを加算してセグメントテーブル４をアクセスし、ペー
ジテーブルアドレスを得る。このページテーブルアドレ
スに論理アドレス２中のＰフィールドを加算してページ
テーブル５をアクセスし。

ページアドレスを得る。この得られたページアドレスの
下位に論理アドレス２中のＬフィールドを接合して実ア
ドレスが求まる。セグメントテーブル４の該当エントリ
には参照リングレベル（ＲＬＲ）４１が保持され、ペー
ジテーブル５の該当エントリにはアクセス制限情報（Ａ
Ｒ）が保持されている。

ラッチ回路６はＰＳＷＩからの実効リングレベル（ＲＬ
Ｅ）を受は取る。また、ラッチ回路７はセグメントテー
ブル４から読み出された参照リングレベル（ＲＬＲ）を
受は取る。比較回路８はＲＬ、がＯか否かを判断し、比
較回路９はＲＬＥとＲＬＲとの大小関係を求める。ＲＬ
、＝Ｏでは、ページテーブル５から読み出されたアクセ
ス制限情報（Ａ　Ｒ）の値に力いねらず、メモリアクセ
スに対する制限は加えられない。ＲＬＩ：≦ＲＬＲの時
は、アクセス制限情報（ＡＲ）の内容に依存する。即ち
、ＲＬ、）ＲＬＲの時はオペランドリードアクセスしか
許されない。

第５図（ｂ）に、上記ＲＬ、とＲＬＲとアクセス制限と
の関係を示す。第５図（ｃ）はアクセス制限情報（ＡＲ
）の内容例である。

〔発明が解決しようとする問題点〕

上記のように、リングレベルとアクセス制限により主メ
モリへのアクセス保護を行う場合、従来技術では、リン
グレベルによるメモリ保護は実行リングレベル（ＲＬＥ
）と参照リングレベル（ＲＬＲ）という概念により制御
していた。この場合、実行リングレベル（ＲＬＥ）はＰ
ＳＷ上、参照リングレベル（ＲＬＲ）はアドレス変換テ
ーブル上に保持されているため、アドレス変換テーブル
を索引するマツピングモード時のみ保護機構が動作し、
ダイレクトモード時は全熱メモリ保護が行われないとい
う欠点があった。

また、論理ページ単位のアクセス制限（ＡＲ）もアドレ
ス変換テーブルにのみ保持され、かつ保護の単位がペー
ジ単位という比較的大きな容量を単位としていた。しか
し、プログラムはダイレクトモード走行も行われ、特に
、無駄な処理をなるべく少なくしたいプログラム、例え
ば仮想マシンのモニタ（ＶＭモニタ）等ではダイレクト
モード時の走行がほとんどである。そのため、ダイレク
トモード時のメモリ保護機構が必要であり、がっ、ペー
ジ単位という比較的大きな容量を単位とする場合と、よ
り小容量のデータを扱う場合があり、小容量単位でのメ
モリ保護が要求されている。

本発明の目的は、リングレベルとアクセス制限によりメ
モリ保護を行う計算機において上記の欠点を除去したメ
モリ保護方式を提供することにある。

を問題点を解決するための手段及び作用〕本発明は、マ
ツピングモード時は、アドレス変換テーブルの参照リン
グレベル（ＲＬＩＩ）とＰＳＷ上の実行リングレベル（
ＲＬＥ）とを比較し、ＲＬＥ＝０の時は制限なくアクセ
スし、ＲＬや≦ＲＬ３の時はアクセス制限情報に従い、
ＲＬＥ＞ＲＬＲの時は読出しのみ可とする制御機構に加
えて、ダイレクトモード時は、実行リングレベル（ＲＬ
Ｅ）を常に参照リングレベル（ＲＬＲ）と等しくする制
御機構を設けて、マツピングモード時もダイレクトモー
ド時もメモリ保護を有効に動作させることを骨子とする
ものである。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図であり。

第５図とは選択回路１０が付加されている点が相違する
。ＰＳＷＩ中には実行リングレベル（ＲＬＥ）の他に、
ダイレクトモードかマツピングモードかを示すモードフ
ラグ１２が含まれる。ラッチ回路６はＰＳＷＩの実効リ
ングレベル（ＲＬＥ）をラッチし、ラッチ回路７はセグ
メントテーブル４から読み出された参照リングレベル（
ＲＬＲ）４１をラッチする。第１図では省略したが、ア
ドレス変換の過程でページテーブルからはアクセス制限
情報（ＡＲ）が読み出される。比較回路８はＲＬ。

がＯか否かを判断し、比較回路９はＲＬＥとＲＬＲの大
小関係を判断する。

選択回路１ｏは、ＰＳＷＩ中のモードフラグ１２がマツ
ピングモードを指定している時はラッチ回路７のＲＬＲ
を、　ダイレクトモードを指定している時はラッチ回路
６のＲＬＥをそれぞれ選択して、比較回路９の一方の比
較入力とする回路である。比較回路９の他方の比較入力
は常にラッチ回路６のＲＬ、である。従って、マツピン
グモード時は第５図と同様の論理が行われ、　ＲＬＥ＝
Ｏの時は制限なく主メモリをアクセスし、　ＲＬ、≦Ｒ
ＬＲの時はアクセス制限情報（ＡＲ）に従い、ＲＬＥ＞
ＲＬＲの時は読出しのみアクセスが可となる。

−方、ダイレクトモード時は常にＲＬＥ＝ＲＬ、ｌの条
件が作られ、メモリ保護はアクセス制限情報（ＡＲ）に
従って制限される。

第２図は本発明の他の実施例のブロック図であり、アド
レス変換テーブル上のアクセス制限情報（ＡＲ）とは別
に、主メモリの実ページ単位に、該実ページ単位のアク
セス制限情報を保持する第１のメモリと該実ページ内小
単位容量に対するアクセス制限情報を保持する第２のメ
モリを有する例である。第２図において、１０１，１０
２はプロセッサ、１３１はメモリアクセス制御部、１４
は主メモリである。２０はアドレス変換テーブル上のア
クセス制限情報（ＡＲ）とは別に、主メモリの実ページ
対応のアクセス制限情報を持つ第１のメモリ（ＡＲＭＩ
）、２１は当該実ページ内小単位容量単位のアクセス制
限情報を持つ第２のメモリ（ＡＲＭ２）である。２２は
実アドレスである。

メモリ２０．２１は主メモリ１４へのアクセス時の実ア
ドレス２２を用いて読み出される。メモリ２１はさらに
ページ内のアドレスであるので、実アドレス２２のＬ部
のビットをデコードすることにより、ページ内小単位容
量単位の番号により。

当該小単位容量単位のアクセス制限情報を読み出す。

第２図の２段階のアクセス制限情報によるメモリ保護制
御機構を第３図に示す。第３図において。

２５は第１のメモリ２０　（ＡＲＭＩ）から読み出され
たアクセス制限情報、２６は第２のメモリ２１　（ＡＲ
Ｍ２）から読み出されたアクセス制限情報を示す。２５
１は情報２５中の先頭ビットで、Ａ　ＲＭｌ中のアクセ
ス制限情報を使用するか否かを示す。２５１が“○″の
時、ＡＲＭＩ中のアクセス制限情報２５２を使用し、Ｉ
ｔ　Ｉ　ＩＩの時はＡＲＭＩ中の情報ではなく、当該ペ
ージのより小単位毎のアクセス制限情報を保持するＡＲ
Ｍ２中の情報２６を使用する。ＡＲＭＺ中のアクセス制
限情報２６は１ページ当り２ｍ個存在する。当該小単位
容量単位は実アドレス２２中のページ内アドレスＬ部か
らｍビット抽出し、デコーダ２３でデコードして求める
。

ラッチ回路２７はＡＲＭＩから読み出されたアクセス制
限情報２５の先頭ビット２５１を保持し、選択回路３０
はラッチ回路２７の内容によりＡＲＭｌから情報２５を
用いるか、ＡＲＭ２の情報２６を用いるかを選択する０
選択回路３０で選択されたアクセス制限情報はレジスタ
３１に保持される。論理積回路３２は該レジスタ３１の
ＡＲＭＩまたはＡＲＭ２から読み出されたアクセス制限
情報とページテーブル５に保持されているアクセス制限
情報との論理積をとり、その論理積結果をレジスタ３３
に保持する。

選択回路３４は、ＰＳＷのマツピング／ダイレクトモー
ドフラグの内容を示す信号線１２１により、レジスタ３
３の論理積結果を使用するか、又はレジスタ３１のＡＲ
ＭＩまたはＡＲＭ２から読み出されたアクセス制限情報
をそのま＼使用するか選択する回路であり、マツピング
モード時はレジスタ３３の内容が、ダイレクトモードは
レジスタ３１の内容が選択される９選択回路４で選択さ
れた情報は信号線３４１を介してアドレス変換バッファ
（ＡＴＢ）に登録される。−方、判定回路３５はメモリ
へのリクエスト（Ｒｅｑ）に対して、メモリ保護例外検
出のための判定を行い、メモリ保護例外が検出された場
合、メモリアクセスは抑止され、メモリ保護例外のプロ
グラム割込みを起こす。

第４図は小容量単位の保護を行った時、アクセス制限情
報をアドレス変換バッファ（ＡＴＢ）に登録し、高速ア
ドレス変換及びメモリ保護例外検出の高速化を実現する
部分の構成図である。４０゜４１はアドレス変換バッフ
ァ（ＡＴＢ）、４２はＡＴＢ中の１エントリの内容例、
ＬＡは論理アドレス、Ｐは実ページ番号、ＲＬはリング
レベル。

ＡＲ’は第３図により生成され信号線３４１から送られ
て登録゛されるアクセス制限情報である。ＡＲ′は従来
、ページテーブルから読み出された内容が格納されてい
たが、第３図により生成されたアクセス制限情報はペー
ジテーブルからのＡＲと値が異なるため、ＡＲ’　と記
す。４２１は当該ページが小容量の保護を行っているか
否かを示しており、第３図の２５１と同じ内容が格納さ
れる。

４２２は小容量単位の当該単位番号である。

ＡＴＢ４０．４１からの情報はラッチ回路４３〜４８に
ラッチされる。比較回路５１はオペランドアドレス等の
論理アドレス２とＡＴＢ内エフェントリ４２理アドレス
（ＬＡ）とを比較し、比較回路５２は論理アドレス２の
ページ内アドレスの小容量単位指定番号とＡＴＢ内の当
該単位番号４２２の内容との一致を確認する。アンドゲ
ート５３はＡＴＢ内情報４２１の内容により、比較回路
５２の比較結果を出力するか否かを示すゲートであり、
４２１の内容がＬｇ　Ｉ　Ｈの時は、比較回路５２の比
較結果（０または１の信号）がアンドゲート５４に送ら
れ、４２１の内容が“□　ｊｌの時は、比較回路５２の
比較結果は無意味であるので、アンドゲート５３の出力
は常に“０″となり、アンドゲート５５の出力値のみが
有効となる。アンドゲート５５の出力は、比較回路５１
で一致がとれ、かつ、４２１の内容が０”のとき“１”
となるものである。なお、４２１の内容が“１”の時は
、アンドゲート５３および５４により比較回路５１の比
較結果出力と比較回路５２の比較結果出力との論理積条
件がとられ１両方ともＡＴＢ内の情報と一致した時のみ
、ＡＴＢから出力された実ページ番号（Ｐ）、リングレ
ベル（ＲＬ）、アクセス制限情報（ＡＲ’）が有効とな
る。それらの情報が有効か無効かは選択回路５７〜５９
で選択される。

なお、アドレス変換バッファ（ＡＴＢ）の索引に関する
詳細説明は、−般的に既に公知の事項であるので省略す
る。

また、アドレス変換バッファ（ＡＴＢ）には。

タイレフトモードでメモリアクセスした場合も保護情報
（ＲＬＲＡＲ等）を登録し、高速に処理する方法をとる
場合がある。その時は、ＡＴＢエントリにダイレクトモ
ード時の情報か否かを保持し識別する。これに本発明を
適用すると、ダイレクトモード時に登録する情報のうち
のＲＬは、第１図で生成されたＲＬＥが登録されてもま
たは別の値でもどちらでもよい。

〔発明の効果〕

以上説明したように、本発明によれば、リングレベルと
アクセス制限によりメモリ保護を行う電子計算機におい
て、マツピングモード時のみならず、ダイレクトモード
時もメモリ保護を行うことができる。また、実ページ対
応のアクセス制限情報、ページ内小容量単位のアクセス
制限情報の２面を持つことにより、ページ内小容量単位
のアクセス制御がマツピングモード時もダイレクトモー
ド時も適用できるようになったことにより、プログラム
の高信頼度な造りを行えるようになると＼もに、プログ
ラムのステップ数を削減する目的でダイレクトモードで
処理するプログラムが造り易くなり、装置の性能を改善
することができる。

また、小容量単位の保護のために、該単位番号をアドレ
ス変換バッファ（ＡＴＢ）に登録することにより、小容
量単位の保護を行っても、高速アドレス変換が可能とな
る。これは、結果的にＡＴＢが、ページ単位の割当てか
ら１　／　２　ｍページ単位の割当てどなることで、Ａ
ＴＢ上にない確率が増え、性能が多少ダウンする面もあ
るが、ＡＴＢに使用するＲ　Ａ　Ｍ素子の高集積化によ
り、ＡＴＢが大容量化してきているため、より有効にＡ
ＴＢを使用することができ、これによる性能への影響は
微小と考えられる。

【図面の簡単な説明】

第１図はＰＳＷ回りのリングレベル制御に関する本発明
実施例のブロック図、第２図はアクセス制限情報を２段
階に持つ場合の本発明実施例のブロック図、第３図は２
段階のアクセス制限情報によるメモリ保護制御に関する
本発明実施例のブロック図、第４図は小容量の単位のア
クセス制限を行わせる時のアドレス変換バッファ（ＡＴ
Ｂ）への情報の保持と参照時の制御に関する本発明実施
例のブロック図、第５図は従来のメモリ保護方式の構成
例を示す図である。 １・・・プログラム状態語（ＰＳＷ）、１１・・・実行
リングレベル（ＲＬり、１２・・・ダイレクト／マツピ
ングモード・ラッチ。 ２・・・論理アドレス、　４，５・・・アドレス変換テ
ーブル、　４１・・・参照リングレベル（ＲＬＲ）、５
１・・・アクセス制限情報（ＡＲ）、８．９・・・比較
回路、　１０・・・選択回路、２０．２１・・・アクセ
ス制限情報保持メモリ、２２・・・実アドレス、　４０
．４１・・・アドレス変換バッファ。 第１図 ＠２図 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）リングレベルとアクセス制限により主メモリへの
   アクセス保護を行い、かつ該リングレベルとアクセス制
   限の情報をアドレス変換テーブルに有し、該アドレス変
   換テーブルに持つリングレベル（参照リングレベル）と
   プログラム状態語（ＰＳＷ）上のリングレベル（実行リ
   ングレベル）との比較により、アクセス制限情報の制限
   条件を制御している電子計算機において、マッピングモ
   ード時は参照リングレベル（ＲＬ＿Ｒ）と実行リングレ
   ベル（ＲＬ＿Ｅ）とを比較して、ＲＬ＿Ｅ＝０の時は制
   限なくアクセスし、ＲＬ＿Ｅ≦ＲＬ＿Ｒの時はアクセス
   制限情報に従い、ＲＬ＿Ｅ＞ＲＬ＿Ｒの時は読出しのみ
   可とするとゝもに、ダイレクトモード時は、実行リング
   レベル（ＲＬ＿Ｅ）を常に参照リングレベル（ＲＬ＿Ｒ
   ）と等しくする手段を設け、マッピングモード時もダイ
   レクトモード時もメモリ保護を有効に動作せしめること
   を特徴とするメモリ保護方式。
2. （２）上記アドレス変換テーブル上のアクセス制限情報
   とは別に、主メモリの実ページ単位に、該実ページのア
   クセス制限情報をもつ第１のメモリと、該実ページ内小
   単位容量に対するアクセス制限情報を持つ第２のメモリ
   とを有し、第１のメモリ上の情報により該実ページ内小
   単位のアクセス制限の有無を判断するとゝもに、ダイレ
   クトモード時は第１または第２のメモリの内容によりア
   クセス制限を受け、マッピングモード時はアドレス変換
   テーブル上のアクセス制限情報と第１または第２のメモ
   リ内のアクセス制限情報との論理積により生成されるア
   クセス制限値によりアクセス制限を受けることを特徴と
   する特許請求の範囲第１項記載のメモリ保護方式。
3. （３）アドレス変換を高速に処理するためのアドレス変
   換バッファ（ＡＴＢ）を有し、上記ページ単位内小単位
   容量に対するアクセス制限がある場合、該ＡＴＢへの登
   録時、該アクセス小単位容量のアドレス番号を同時に登
   録し、ＡＴＢ参照時、参照アドレス内該アドレス番号と
   ＡＴＢエントリ内のアドレス番号とを比較して、小容量
   単位のメモリ保護処理を高速に実行することを特徴とす
   る特許請求の範囲第２項記載のメモリ保護方式。