JPS6358499B2 - - Google Patents
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- JPS6358499B2 JPS6358499B2 JP56159540A JP15954081A JPS6358499B2 JP S6358499 B2 JPS6358499 B2 JP S6358499B2 JP 56159540 A JP56159540 A JP 56159540A JP 15954081 A JP15954081 A JP 15954081A JP S6358499 B2 JPS6358499 B2 JP S6358499B2
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- JP
- Japan
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- frame
- bit
- station
- line
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/433—Loop networks with decentralised control with asynchronous transmission, e.g. token ring, register insertion
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Description
本発明は１方向性伝送リングへ接続されたステ
ーシヨン相互間で情報を伝送するに際し、フレー
ム・ヘツダ及びトークン指示をフレーム同期なし
に循環させることによつて、該リングへのアクセ
スを各ステーシヨンへ与えるようにした伝送方式
に係る。また本発明は１方向性伝送リングへ接続
されたステーシヨン相互間で情報を伝送するに際
し、各フレームを介して非同期的なデータ・パケ
ツト及び同期的なデータ・ブロツクを交換するよ
うにした伝送方式に係る。 非同期的データ及び同期的データ（たとえば、
音声サンプル）を伝送するためのリング伝送方式
は、種々のものが知られている。たとえば、この
ような伝送方式は次の刊行物に記載されている。 P.Zafiropulo et al：“Signalling and Frame
Structures in Highly Decentralized Loop
Systems”、Proceedings ICCC、1972、pp.309−
315 G.J.Coviello et al：“Integration of
Circuit／Packet Switching by ａ SENET
Concept”、Proceedings NTC、1975、pp.42−
12to42−17 米国特許第3732374号 E.Y.Rocher et al：“Self−Switching Multi
−Cable Loop”、IBM Technical Disclosure
Bulletin、Vol.13、No.８、January1971、pp.2422
−2424 これらの伝送方式は種々のデータ・サービスを
統合することを可能にするけれども、これらはス
ロツト式であつて一定時間のラスタを必要とす
る。このため、リングへ接続されたすべてのステ
ーシヨンはスロツト同期されねばならず、しかも
リング上の循環遅延はスロツト時間に対し一定の
関係になければならない。さらに、リングに対し
或るステーシヨンが追加／除去される場合、又は
リング構成が変更される場合には、特殊な適応手
段が必要となる。 R.Abraham et al：“Data Loop
Architecture Using Transmit−Receive
Message Pairs”、IBM Technical Disclosure
Bulletin、Vol.19、No.１、June1976、pp.146−
151という刊行物に記載されたリング伝送方式で
は、各ステーシヨンは同期情報を担持するフレー
ムを使用してコントローラと通信を行い、そして
各ステーシヨンは伝送を必要とするとき該コント
ローラによつて発生される一連のフレームを獲得
するようにしている。しかしながら、この方式で
はコントローラが主たる役割を持つていて、規則
的なインターバルで同期的情報を伝送することは
できないから、これは同格（peer type）のステ
ーシヨン相互間で情報を直接交換することには適
していない。 またステーシヨン相互間でフレームを介してデ
ータを伝送するようにした他の公知のリング伝送
方式では、制御バイトに関連する指示ビツトによ
つて或るステーシヨンから次のステーシヨンへ伝
送権を伝達し、リングの制御を獲得するステーシ
ヨンによつてこの指示ビツトを“使用中”へ変更
し、次いで該ステーシヨンがそのデータを伝送し
た後この指示ビツトを“自由”にして再発行する
ようにしている。かかる方式は、W.D.Farmer
et al：“An Experimental Distributed
Switching System to Handle Bursty
Computer Traffic”、ACM Symposium on
Problems in the Optimization of Data
Communication Systems、October13−16、
1969という刊行物に記載されている。この刊行物
に記載されたリング伝送方式は、ランダムなイン
ターバルで供給される可変長のデータ・パケツト
を伝送することに適している。この刊行物では規
則的なレートの信号（たとえば、音声）を伝送す
ることが説明されているけれども、基本のパケツ
ト交換又はトークン制御方式を変更せずに伝送回
線の容量を規則的に利用可能にするという点につ
いては全く触れられていない。 本発明の目的は、リングへのアクセスを一度に
１つのステーシヨンへ付与する如きトークン制御
機構に基く分散形リング伝送方式において、非同
期的に供給されるデータ・パケツトをすべての同
格ステーシヨン間で効率的に伝送することができ
るようにするとともに、許可された（author−
ized）多数のステーシヨンが同期的に供給された
データを規則的なインターバルで伝送できるよう
にすることにある。 本発明の他の目的は、非同期的及び同期的デー
タのためのループ伝送方式であつて、リングに沿
つて設けられたステーシヨン相互間でスロツト又
はフレーム同期を必要としないが、ビツト同期の
みを必要とするようなループ伝送方式を提供する
ことにある。 これらの目的を達成するため、特定の回線交換
モニタ機能が或るステーシヨンに設けられ、また
特定のビツト位置がフレーム・ヘツダに設けられ
る。こうすることにより、可変長の非同期的フレ
ームにおける基本のトークン制御式伝送原理から
逸脱することなく、同期的データ伝送を必要とす
るステーシヨンにサービスするために或るフレー
ムを規則的なインターバルで発行することが可能
となる。 本発明によれば、僅かの回路を追加するだけで
許可された諸ステーシヨンへ伝送能力を規則的な
インターバルで与えることができる。 以下図面を参照して、本発明の原理及びその２
つの実施例を説明する。 (A) 基本方式及び手順の原理 (A1) 基本構成及び伝送原理 第１図には、本発明が適用される伝送方式
の基本構成が図示されている。この伝送方式
はクローズド・ループ式の１方向性伝送リン
グ１１を含み、該リングは複数のデータ端末
ユニツト（DTU）１３，１５，１７，１９
を相互接続する。DTUの各々は、デイスプ
レイ端末、ミニ計算機、データ収集装置及び
電話機の如き装置から成る。この伝送方式は
これらの装置の間でデータを交換するように
働く。 この伝送方式に設けられたリング・モニタ
２１はクロツク信号を供給し、フレーム・ヘ
ツダを発生し、或る種のエラー検査及び回復
を行うが、中央制御を有していない。かく
て、この伝送方式は分散形のものであつて、
それぞれのDTUは同等の権利を有する独立
のユニツトでありうる。経済的な理由で通常
のDTUへモニタ機能を追加してもよいが、
その場合でもリング・モニタ２１は独立のユ
ニツトでありうる。 またリング１１には、回線交換（CS）モ
ニタ２３が設けられる。その目的はこの伝送
方式における本発明の回線交換機能を支援す
ることである。CSモニタ２３はリングモニ
タ２１と組合わされてもよく、或いはリン
グ・モニタ２１とは別の通常のDTUの追加
部分でもよい。本実施例では、後者の方法が
選ばれている。 DTU及びモニタの各々は、リング・アダ
プタ（RA）２５，２７，２９，３１，３
３，３５を介して伝送リング１１へそれぞれ
接続される。以下では、かかるDTU及びモ
ニタの各々を“ステーシヨン”と呼ぶ。かく
して、リング１１には図示の如くステーシヨ
ン１乃至Ｎが設けられていることになる。 RAの各々は、リング挿入スイツチ（RIS）
及びリング・アクセス制御（RAC）を含む。
RISは、関連するステーシヨンをリング１１
へ接続するか又は該ステーシヨンをバイパス
するためのスイツチを含む。又RISはパルス
信号の増巾及び整形を行うための中継機能を
有するとともに、受信データからクロツク信
号を抽出するためのクロツク抽出回路を含
む。さらにRISの各々は遅延回路及びそれに
続くスイツチを含み、これらは受信データに
所与の遅延を与えた後これを転送するか又は
この遅延データを関連するステーシヨンから
の信号で置換するようにRACから制御され
る。通常のDTUに関連するRA２５乃至３１
の遅延量は１ビツトであるのに対し、モニタ
２３及び２１に関連するRA３３及び３５の
遅延量はそれより長く、たとえば１バイト
（８ビツト）である。RIS及びRACについて
は、以下で詳述する。任意の活動ステーシヨ
ンはリング１１を通過するすべてのデータ信
号を受信し、これらの受信データ信号を中継
するか又はそれ自体のデータ信号をリング１
１の次のステーシヨンへ加える。 リング１１上のデータ伝送は、第２ａ図に
示した公知のマンチエスタ・コードの形式
で、ビツト直列に行われる。データ信号は２
レベルのうち１つのレベルを呈し、“１”デ
ータ・ビツトの各々は低レベルから高レベル
への遷移によつて表わされ、“０”データ・
ビツトの各々はそれと逆の遷移によつて表わ
される。かくて、各データ・ビツトを以下の
如き信号要素対によつて表わすことができ
る。 データ・ビツト１＝信号要素対‘01' データ・ビツト０＝信号要素対‘10' フレームを区切り且つこれを認識するため
に、第２ｂ図に示すように４データ・ビツト
に対応するコード違反（CV）が定義される。
かくて、コード違反の各々は以下に示す４つ
の信号要素対のシーケンスによつて表わされ
る。 コード違反＝パターン′01′11′00′01′ もちろん、これらの信号表現は単なる例で
あつて、本発明を実施する上で不可欠のもの
でないことに注意すべきである。 リング１１上の伝送は、可変長フレーム又
はパケツトの形式で行うのが基本である。通
常のパケツト・フレームは周期的ではないか
ら、このシステムはスロツト化されないので
ある。諸ステーシヨンは受信データ信号シー
ケンスによつてモニタ・クロツクに対しビツ
ト同期されるにすぎない。 各ステーシヨンはリング１１上を循環する
すべてのデータをモニタし、そしてデータを
伝送する権利はトークンによつて或るステー
シヨンから他のステーシヨンへリング１１上
を循環する。伝送を希望するステーシヨンは
このトークンを維持し、そのデータ・パツケ
ージを（先行アドレスとともに）送信した
後、新しいトークンを発行する。以下で詳述
するように、このトークンはフレーム・ヘツ
ダ中の２進の指示子である。上述の如く、通
常のステーシヨンのRAには１ビツトの遅延
があるから、トークン・ビツト（TK）の値
は正しく認識され、必要とあれば１ビツト期
間中に変更されうる。利用可能なトークン
（TKビツト＝０）は以下で“自由トークン
指示”とも呼ばれ、また利用不能なトークン
（TKビツト＝１）は“否定トークン指示”
とも呼ばれる。 起動された後、リング・モニタ２１は自由
トークン指示及びそれに続く一連の“１”ビ
ツト（即ち、信号要素対‘01'）を含む第１
フレーム・ヘツダを発行して同期を維持す
る。リング・モニタ２１は正しいヘツダの通
過をモニタし、多重に遅れたヘツダを置換す
るか又は或るタイム・アウトの後に失われた
トークンを置換する。 (A2) 基本のフレーム構成 第３図には、この伝送方式で使用されるフ
レーム構成が図示されている。各フレームは
開始デリミツタで始まる。これに続くフレー
ム・ヘツダは、制御バイト、随意的なヘツダ
拡張バイト及び行先アドレス・バイトから成
る。ヘツダに続く可変長の情報フイールド
は、所与の最小及び最大長を有する。フレー
ムは終了デリミツタで終る。 デリミツタ： デリミツタは８ビツトの長さを有し、その
うち最初の４ビツトは上記したコード違反
（CV）を表わし、残りの４ビツトはデリミツ
タの型を示す。最も重要な開始及び終了デリ
ミツタについては、既に説明した。他の重要
なデリミツタには異常終了デリミツタと呼ば
れるものがあり、これは重大なエラー又は誤
動作を検出する送信ステーシヨンによつて発
行される。この異常終了デリミツタはフレー
ム中の任意の時間に発行可能であり、(1)異常
状態が存在し且つこれをリング・モニタ２１
によつて処理しなければならないこと、及び
(2)多重に遅れたフレームの第１部分が無効で
あること、をそれぞれ指示する。 デリミツタは次の如き外観を有しうる
（CV＝コード違反）。
ーシヨン相互間で情報を伝送するに際し、フレー
ム・ヘツダ及びトークン指示をフレーム同期なし
に循環させることによつて、該リングへのアクセ
スを各ステーシヨンへ与えるようにした伝送方式
に係る。また本発明は１方向性伝送リングへ接続
されたステーシヨン相互間で情報を伝送するに際
し、各フレームを介して非同期的なデータ・パケ
ツト及び同期的なデータ・ブロツクを交換するよ
うにした伝送方式に係る。 非同期的データ及び同期的データ（たとえば、
音声サンプル）を伝送するためのリング伝送方式
は、種々のものが知られている。たとえば、この
ような伝送方式は次の刊行物に記載されている。 P.Zafiropulo et al：“Signalling and Frame
Structures in Highly Decentralized Loop
Systems”、Proceedings ICCC、1972、pp.309−
315 G.J.Coviello et al：“Integration of
Circuit／Packet Switching by ａ SENET
Concept”、Proceedings NTC、1975、pp.42−
12to42−17 米国特許第3732374号 E.Y.Rocher et al：“Self−Switching Multi
−Cable Loop”、IBM Technical Disclosure
Bulletin、Vol.13、No.８、January1971、pp.2422
−2424 これらの伝送方式は種々のデータ・サービスを
統合することを可能にするけれども、これらはス
ロツト式であつて一定時間のラスタを必要とす
る。このため、リングへ接続されたすべてのステ
ーシヨンはスロツト同期されねばならず、しかも
リング上の循環遅延はスロツト時間に対し一定の
関係になければならない。さらに、リングに対し
或るステーシヨンが追加／除去される場合、又は
リング構成が変更される場合には、特殊な適応手
段が必要となる。 R.Abraham et al：“Data Loop
Architecture Using Transmit−Receive
Message Pairs”、IBM Technical Disclosure
Bulletin、Vol.19、No.１、June1976、pp.146−
151という刊行物に記載されたリング伝送方式で
は、各ステーシヨンは同期情報を担持するフレー
ムを使用してコントローラと通信を行い、そして
各ステーシヨンは伝送を必要とするとき該コント
ローラによつて発生される一連のフレームを獲得
するようにしている。しかしながら、この方式で
はコントローラが主たる役割を持つていて、規則
的なインターバルで同期的情報を伝送することは
できないから、これは同格（peer type）のステ
ーシヨン相互間で情報を直接交換することには適
していない。 またステーシヨン相互間でフレームを介してデ
ータを伝送するようにした他の公知のリング伝送
方式では、制御バイトに関連する指示ビツトによ
つて或るステーシヨンから次のステーシヨンへ伝
送権を伝達し、リングの制御を獲得するステーシ
ヨンによつてこの指示ビツトを“使用中”へ変更
し、次いで該ステーシヨンがそのデータを伝送し
た後この指示ビツトを“自由”にして再発行する
ようにしている。かかる方式は、W.D.Farmer
et al：“An Experimental Distributed
Switching System to Handle Bursty
Computer Traffic”、ACM Symposium on
Problems in the Optimization of Data
Communication Systems、October13−16、
1969という刊行物に記載されている。この刊行物
に記載されたリング伝送方式は、ランダムなイン
ターバルで供給される可変長のデータ・パケツト
を伝送することに適している。この刊行物では規
則的なレートの信号（たとえば、音声）を伝送す
ることが説明されているけれども、基本のパケツ
ト交換又はトークン制御方式を変更せずに伝送回
線の容量を規則的に利用可能にするという点につ
いては全く触れられていない。 本発明の目的は、リングへのアクセスを一度に
１つのステーシヨンへ付与する如きトークン制御
機構に基く分散形リング伝送方式において、非同
期的に供給されるデータ・パケツトをすべての同
格ステーシヨン間で効率的に伝送することができ
るようにするとともに、許可された（author−
ized）多数のステーシヨンが同期的に供給された
データを規則的なインターバルで伝送できるよう
にすることにある。 本発明の他の目的は、非同期的及び同期的デー
タのためのループ伝送方式であつて、リングに沿
つて設けられたステーシヨン相互間でスロツト又
はフレーム同期を必要としないが、ビツト同期の
みを必要とするようなループ伝送方式を提供する
ことにある。 これらの目的を達成するため、特定の回線交換
モニタ機能が或るステーシヨンに設けられ、また
特定のビツト位置がフレーム・ヘツダに設けられ
る。こうすることにより、可変長の非同期的フレ
ームにおける基本のトークン制御式伝送原理から
逸脱することなく、同期的データ伝送を必要とす
るステーシヨンにサービスするために或るフレー
ムを規則的なインターバルで発行することが可能
となる。 本発明によれば、僅かの回路を追加するだけで
許可された諸ステーシヨンへ伝送能力を規則的な
インターバルで与えることができる。 以下図面を参照して、本発明の原理及びその２
つの実施例を説明する。 (A) 基本方式及び手順の原理 (A1) 基本構成及び伝送原理 第１図には、本発明が適用される伝送方式
の基本構成が図示されている。この伝送方式
はクローズド・ループ式の１方向性伝送リン
グ１１を含み、該リングは複数のデータ端末
ユニツト（DTU）１３，１５，１７，１９
を相互接続する。DTUの各々は、デイスプ
レイ端末、ミニ計算機、データ収集装置及び
電話機の如き装置から成る。この伝送方式は
これらの装置の間でデータを交換するように
働く。 この伝送方式に設けられたリング・モニタ
２１はクロツク信号を供給し、フレーム・ヘ
ツダを発生し、或る種のエラー検査及び回復
を行うが、中央制御を有していない。かく
て、この伝送方式は分散形のものであつて、
それぞれのDTUは同等の権利を有する独立
のユニツトでありうる。経済的な理由で通常
のDTUへモニタ機能を追加してもよいが、
その場合でもリング・モニタ２１は独立のユ
ニツトでありうる。 またリング１１には、回線交換（CS）モ
ニタ２３が設けられる。その目的はこの伝送
方式における本発明の回線交換機能を支援す
ることである。CSモニタ２３はリングモニ
タ２１と組合わされてもよく、或いはリン
グ・モニタ２１とは別の通常のDTUの追加
部分でもよい。本実施例では、後者の方法が
選ばれている。 DTU及びモニタの各々は、リング・アダ
プタ（RA）２５，２７，２９，３１，３
３，３５を介して伝送リング１１へそれぞれ
接続される。以下では、かかるDTU及びモ
ニタの各々を“ステーシヨン”と呼ぶ。かく
して、リング１１には図示の如くステーシヨ
ン１乃至Ｎが設けられていることになる。 RAの各々は、リング挿入スイツチ（RIS）
及びリング・アクセス制御（RAC）を含む。
RISは、関連するステーシヨンをリング１１
へ接続するか又は該ステーシヨンをバイパス
するためのスイツチを含む。又RISはパルス
信号の増巾及び整形を行うための中継機能を
有するとともに、受信データからクロツク信
号を抽出するためのクロツク抽出回路を含
む。さらにRISの各々は遅延回路及びそれに
続くスイツチを含み、これらは受信データに
所与の遅延を与えた後これを転送するか又は
この遅延データを関連するステーシヨンから
の信号で置換するようにRACから制御され
る。通常のDTUに関連するRA２５乃至３１
の遅延量は１ビツトであるのに対し、モニタ
２３及び２１に関連するRA３３及び３５の
遅延量はそれより長く、たとえば１バイト
（８ビツト）である。RIS及びRACについて
は、以下で詳述する。任意の活動ステーシヨ
ンはリング１１を通過するすべてのデータ信
号を受信し、これらの受信データ信号を中継
するか又はそれ自体のデータ信号をリング１
１の次のステーシヨンへ加える。 リング１１上のデータ伝送は、第２ａ図に
示した公知のマンチエスタ・コードの形式
で、ビツト直列に行われる。データ信号は２
レベルのうち１つのレベルを呈し、“１”デ
ータ・ビツトの各々は低レベルから高レベル
への遷移によつて表わされ、“０”データ・
ビツトの各々はそれと逆の遷移によつて表わ
される。かくて、各データ・ビツトを以下の
如き信号要素対によつて表わすことができ
る。 データ・ビツト１＝信号要素対‘01' データ・ビツト０＝信号要素対‘10' フレームを区切り且つこれを認識するため
に、第２ｂ図に示すように４データ・ビツト
に対応するコード違反（CV）が定義される。
かくて、コード違反の各々は以下に示す４つ
の信号要素対のシーケンスによつて表わされ
る。 コード違反＝パターン′01′11′00′01′ もちろん、これらの信号表現は単なる例で
あつて、本発明を実施する上で不可欠のもの
でないことに注意すべきである。 リング１１上の伝送は、可変長フレーム又
はパケツトの形式で行うのが基本である。通
常のパケツト・フレームは周期的ではないか
ら、このシステムはスロツト化されないので
ある。諸ステーシヨンは受信データ信号シー
ケンスによつてモニタ・クロツクに対しビツ
ト同期されるにすぎない。 各ステーシヨンはリング１１上を循環する
すべてのデータをモニタし、そしてデータを
伝送する権利はトークンによつて或るステー
シヨンから他のステーシヨンへリング１１上
を循環する。伝送を希望するステーシヨンは
このトークンを維持し、そのデータ・パツケ
ージを（先行アドレスとともに）送信した
後、新しいトークンを発行する。以下で詳述
するように、このトークンはフレーム・ヘツ
ダ中の２進の指示子である。上述の如く、通
常のステーシヨンのRAには１ビツトの遅延
があるから、トークン・ビツト（TK）の値
は正しく認識され、必要とあれば１ビツト期
間中に変更されうる。利用可能なトークン
（TKビツト＝０）は以下で“自由トークン
指示”とも呼ばれ、また利用不能なトークン
（TKビツト＝１）は“否定トークン指示”
とも呼ばれる。 起動された後、リング・モニタ２１は自由
トークン指示及びそれに続く一連の“１”ビ
ツト（即ち、信号要素対‘01'）を含む第１
フレーム・ヘツダを発行して同期を維持す
る。リング・モニタ２１は正しいヘツダの通
過をモニタし、多重に遅れたヘツダを置換す
るか又は或るタイム・アウトの後に失われた
トークンを置換する。 (A2) 基本のフレーム構成 第３図には、この伝送方式で使用されるフ
レーム構成が図示されている。各フレームは
開始デリミツタで始まる。これに続くフレー
ム・ヘツダは、制御バイト、随意的なヘツダ
拡張バイト及び行先アドレス・バイトから成
る。ヘツダに続く可変長の情報フイールド
は、所与の最小及び最大長を有する。フレー
ムは終了デリミツタで終る。 デリミツタ： デリミツタは８ビツトの長さを有し、その
うち最初の４ビツトは上記したコード違反
（CV）を表わし、残りの４ビツトはデリミツ
タの型を示す。最も重要な開始及び終了デリ
ミツタについては、既に説明した。他の重要
なデリミツタには異常終了デリミツタと呼ば
れるものがあり、これは重大なエラー又は誤
動作を検出する送信ステーシヨンによつて発
行される。この異常終了デリミツタはフレー
ム中の任意の時間に発行可能であり、(1)異常
状態が存在し且つこれをリング・モニタ２１
によつて処理しなければならないこと、及び
(2)多重に遅れたフレームの第１部分が無効で
あること、をそれぞれ指示する。 デリミツタは次の如き外観を有しうる
（CV＝コード違反）。
【表】
制御バイト：
制御バイトはそれぞれ独立した８制御ビツ
トから成り、これらのビツトは次のような意
味を有する。 (1) CSビツト：このビツトは以下で説明す
るように当該フレームが通常の非同期的
PSフレーム（０）又は同期的CSフレーム
(1)のどちらであるかを指示する。但し、
PSフレームは「パケツト・交換フレーム」
を意味し、CSフレームは「回線交換フレ
ーム」を意味する。 (2) P1ビツト：この優先順位ビツトが１ヘ
セツトされると、送信ステーシヨンは自由
トークン指示を有する新しいPSフレー
ム・ヘツダの発行を禁止されるので、以下
で説明するようにCSモニタ２３によつて
CSフレーム・ヘツダを発行することが可
能となる。 (3) P2ビツト：これは第２の優先順位ビツ
トであつて、当該フレームが高優先順位方
式又はエラー・メツセージを含むことを指
示しうる。これは本実施例では使用されな
い。 (4) TKビツト：これはトークン指示であ
る。もしこのビツトが０であれば、当該フ
レームは使用されておらず、従つて次のス
テーシヨンによつて取込まれうる。もしこ
のビツトが１であれば、当該フレームは使
用されており、従つて（発信及び行先ステ
ーシヨンを除くと）変更されないままにル
ープに沿つて伝送されねばならない。 (5) EXビツト：この拡張又は修飾ビツトが
１へセツトされると、これは当該ヘツダが
拡張バイトを含むことを指示する。さもな
ければ、制御バイトの直後に行先アドレス
が配置される。 (6) MCビツト：このモニタ制御ビツトは諸
ステーシヨンの適正な動作を検査するため
に使用される。このビツトはリング・モニ
タ２１を通過する度に１へセツトされ、そ
して当該フレームを使用するステーシヨン
によつて０へセツトされる。 (7) RSビツト：これらは保留制御ビツトで
あつて、本実施例では使用されない。 (8) RSビツト：これらの保留制御ビツトは
次の機能、即ち(a)重要な制御情報の冗長コ
ーデイング、たとえばトークンを１ビツト
ではなく２ビツトで表現するため、(b)情報
フイールドにおけるデータの表現形式、た
とえばビツト又はワード（バイト）編成、
或いはユーザ・データまたは方式データを
指示するために使用され得る。 拡張バイト： この拡張バイトはフレーム・ヘツダ中の随
意的なバイトであつて、制御バイト中のEX
ビツトをセツトした後に任意の送信ステーシ
ヨンによつて追加されうる。このバイトは次
の情報を含みうる。 即ち、非同期的なPSフレームでは、情報
フイールドで使用されるデータ形式の仕様又
は行先アドレスの拡張部を含み、同期的な
CSフレームでは、存在するCS接続の数を指
示する値又はCSフレーム中で転送されるデ
ータ・ブロツクの長さを指示する値を含む。 この拡張バイトが使用される場合、各ビツ
トのコード又は意味は事前に指定されなけれ
ばならない。 アドレス・バイト： この８ビツト・フイールドは、それぞれの
フレームにあるメツセージの行先ステーシヨ
ンのアドレスを含む。１つ又はそれ以上のア
ドレスが同報通信又はグループ・アドレスと
して使用されてもよい。一般には、リング１
１へ接続されたすべてのステーシヨンをアド
レスするには８ビツトで十分である。 もし一層多くのアドレスが必要であれば、
２つの代替方法が可能である。即ち、拡張バ
イトをアドレス拡張部として使用するか、又
は各ヘツダが２つのアドレス・バイトを与え
るように設計しなければならないということ
である。 情報フイールド： このフイールドは実際に伝送すべきデータ
又はメツセージを含み、所与の最大長（たと
えば、８×256ビツト）に至るまで任意の長
さを有することができる。この情報フイール
ドの後にはデリミツタが置かれるので、該フ
イールドの現在の長さを指定する必要はな
い。 原理的に、形式又はコードに関する制約は
ないから、任意のビツト・ストリングをこの
情報フイールドに挿入することができる。こ
うすることにより、（リング１１とは別のネ
ツトワークに対するインタフエースであるよ
うな）ステーシヨン間で完全な同期データ・
リンク制御、即ちSDLCフレームを伝送する
ことができる。かくてこれらのステーシヨン
間でデータの意味が一致しなければならず、
或いは前記した拡張バイトで形式が指定され
ねばならない。 しかしながら、本実施例の情報フイールド
は最大256バイトまでの長さをバイト単位で
選択するようにされている。 (A3) 非同期フレームによるデータ・パケツトの
伝送 最初の段階では、リング・モニタ２１は、
開始デリミツタ、制御バイト及びアドレス・
バイトにオール０（即ち、信号要素対‘10'）
を含むヘツダ、それに続く一連の１（即ち、
信号要素対‘01'）をリリースする。かくて、
ヘツダはTKビツトが０であるので自由トー
クン指示を含むことになる。 リング１１上の各ステーシヨンは開始デリ
ミツタについて入来信号をモニタし、そし
て、ヘツダ・ビツト及びバイトをカウントす
る。もし或るステーシヨンが伝送すべきデー
タを有しているならば、該ステーシヨンは空
フレーム中で“０”であつたトークン・ビツ
ト（TKビツト）を“１”へ変換し、制御バ
イトの後に行先アドレスを挿入し、そのデー
タを伝送するとともに、終了デリミツタを伝
送する。次いで、このステーシヨンは新しい
開始デリミツタ及び自由トークン指示（TK
ビツト＝０）を含む新しいヘツダをリング１
１へ発行し、続いてそれ自体の終了デリミツ
タを受信するまでオール１を伝送する。 フレームがリング１１全体の遅延より短い
場合、このステーシヨンはそのデータ・パケ
ツト及び終了デリミツタを伝送した後、同期
を維持するためにオール１を伝送するととも
に、それ自体のヘツダが戻つてくることを待
機する。次いで、このステーシヨンは新しい
開始デリミツタ及び自由トークン指示を含む
ヘツダを発行するので、伝送可の状態にある
次のステーシヨンは制御を獲得することがで
きる。このステーシヨンはそれ自体の終了デ
リミツタを受信したとき、アイドリング用の
“１”の伝送を停止する。 各送信ステーシヨンは、それ自体のヘツダ
を受信するとき、所定の制御ビツトを検査す
る。MCビツトは、リング１１及びリング・
モニタ２１の適正な動作を保証するために検
査される。古いヘツダがリング１１を循環す
る間にCSモニタ２３によつて優先順位がマ
ークされる場合には、自由トークン指示
（TKビツト＝０）を有する新しいPSフレー
ム・ヘツダを各ステーシヨンが発行すること
を禁止するためにP1ビツトが検査されるが、
これはCSモニタ２３がCSフレーム・ヘツダ
（後出）を発行できるようにするためである。 もちろん、伝送可状態にあるステーシヨン
が否定トークン指示（TKビツト＝１）を受
信する場合には、該ステーシヨンはそのデー
タ・パケツトを維持しつつ、次の利用可能な
フレーム・ヘツダ（TKビツト＝０）が到着
するまで待機しなければならない。 リング１１上の活動的なステーシヨンは、
開始デリミツタを受信し且つヘツダ・ビツト
及びバイトのカウントを開始した後、TKビ
ツトが１に等しいか否かをテストして当該フ
レームがデータ・パケツトを挿入したステー
シヨンによつて占有されているか否かを決定
する。もしそうであれば、このステーシヨン
は当該アドレス・フイールドがそれ自体のア
ドレス又は同報通信アドレスのどちらを含む
かをテストする（もしEXビツト＝１であれ
ば、ヘツダには拡張フイールド及びアドレ
ス・フイールドが含まれていることになるの
で、前者のフイールドをもテストしなければ
ならない）。もしこのアドレス比較テストの
結果が肯定的であれば、当該ステーシヨンは
行先であることがわかるから、該ステーシヨ
ンはアドレス・フイールドと終了デリミツタ
の間にある情報フイールドをそのバツフアへ
コピーするように動作する。 (A4) 同期的データ・ブロツクの伝送 前記した伝送手順はパケツト交換モードに
おける非同期的データのみを扱うものであ
る。即ち、諸データ・パケツトは伝送が可能
になるまで不定の期間にわたつてバツフアさ
れねばならない。 以下で詳述する本発明は、基本の伝送方式
がスロツト化されておらず、しかもフレーム
同期を有さないにも拘わらず、同期的又は周
期的データを回線交換モードで伝送すること
を可能にする。このために基本のトークン
（パケツト交換）形リング伝送方式について
変更が必要となるのは、CSモニタ２３又は
それと同等の手段をリング・モニタ２１のほ
かに設けること、各ステーシヨンにCS制御
情報を認識し、且つCSデータ・ブロツク
（後出）を扱うための若干の回路を追加する
こと、そしてＡ(2)節で説明した適当なフレー
ム・ヘツダ形式を与えること、があるにすぎ
ない。 回線交換手順の原理は次の通りである。即
ち、CSモニタ２３は特別にマークされたフ
レーム・ヘツダ（CSビツト＝１）を定期的
インターバルでリリースすることにより、許
可された各ステーシヨンが周期的データのブ
ロツク及びその行先アドレスを伝送すること
を可能にする。 CSフレームのインターバルは、以下の例
から明らかなように、同期的データの周期の
整数倍にすることができる。音声信号につい
ては、PCMサンプルは必要とされる8kHzの
サンプリング・レート（4kHzの帯域巾）を
得るためにＴ＝125マイクロ秒ごとに伝送さ
れねばならない。必要なCSフレームの数を
減らすために、このようなフレームはｍ×
125マイクロ秒、たとえば８×125マイクロ秒
＝１ミリ秒のインターバルでのみリリースさ
れる。この結果、送信ステーシヨンで８つの
PCMサンプルを１つのブロツクに組立て、
そして行先ステーシヨンではこのようなブロ
ツクをバツフアして125マイクロ秒ごとに１
つのPCMサンプルをリリースすることが必
要になる。この手順は伝送時間に加えて１ミ
リ秒の遅延を与えることになるが、これは殆
んどの適用例において許容することができ
る。もちろん、測定値又はプロセス制御デー
タの実時間伝送を行うようなシステムでは、
基本周期Ｔやブロツキング率ｍの値として他
の任意の値を選ぶことができる。 通常の非同期的なPSフレームを中断する
ことなく適当な時間にCSフレームのリリー
スを許容するべく、CSモニタ２３は“CSイ
ンターバル時間”パルスによつてマークされ
る各CSインターバルの開始後に通過中のPS
フレーム・ヘツダに優先順位ビツト（P1ビ
ツト）をセツトする。この優先順位ビツト
は、それぞれのフレームを使用するステーシ
ヨンが通常のように自由トークン指示（TK
ビツト＝０）を有する新しいPSフレーム・
ヘツダを発行することを禁止する。そのかわ
り、それぞれのステーシヨンはそのデータ・
パケツトに終了デリミツタを付加した後にア
イドルを表わす複数の“１”ビツトの伝送を
開始する（又はそのパケツトがリングの伝送
遅延よりも短かければ複数の“１”ビツトの
伝送を継続する）。この場合、CSモニタ２３
は現PSフレームの終了デリミツタを認識し
た直後に、開始デリミツタ及びCSフレー
ム・ヘツダを発行する、即ちこれらで以て受
信した上記アイドリング用の１ビツトに置き
かえる。 かくて、各CSインターバルの間に１つの
CSフレーム・ヘツダがCSモニタ２３によつ
てリリースされる。このリリースはCSタイ
ミング・パルスによつて開始されるが、高々
2PSフレームの持続時間（＋リング１１の循
環遅延）だけ遅延される。このタイミング・
パルスの後、CSモニタ２３は次のPSフレー
ム・ヘツダが優先順位マーキングのために到
着するまで待機しなければならず、次いでも
しTKビツト＝１であれば、即ちもしリング
１１を介してデータが現に伝送されているな
らば、CSモニタ２３はCSフレーム・ヘツダ
を伝送する前に現PSフレームの終了デリミ
ツタに対する1PSフレーム・インターバルの
間待機しなければならない。しかしながら、
もしCSモニタ２３がP1ビツトをセツトしよ
うとしているPSフレーム・ヘツダが自由
（TKビツト＝０）であれば、このPSフレー
ム・ヘツダはCSフレーム・ヘツダによつて
直ちに置換される。この場合、“CSインター
バル時間”パルスとCSフレーム・ヘツダの
リリースとの間の遅延は、高々１フレームに
必要とされる時間（＋リング１１の循環遅
延）の程度である。 CSフレーム・ヘツダのリリース相互間の
時間インターバルは1CS期間に等しくはない
が、いずれにしてもその変動分は2PSフレー
ム・インターバル（＋リング１１の循環遅
延）を超えることはない。 この伝送方式では、かかる変動分は各CS
時間インターバルの総持続時間に比較して小
さいし、各ステーシヨンへ接続された端末装
置には影響しない。というのは、これらの装
置は複数の連続サンプルをバツフアしてCS
データ・ブロツクを編集するようにしてお
り、また受信側ではこれらのサンプルは記憶
されたCSデータ・ブロツクから連続的なサ
ンプリング期間の間にリリースされるからで
ある。 CSフレーム・ヘツダをリリースした後の
作用については、以下の適当な箇所で説明す
る。これらの作用には現に許可されているス
テーシヨンのみが関係するので、次にステー
シヨン許可（au−thorization）の方法を簡
述する。 ステーシヨン許可の手順は次のように進行
する。即ち、パケツト交換又は非同期的伝送
のための十分な伝送能力を残しておくため
に、総伝送時間の１部だけが回線交換伝送の
ために使用されねばならない。かくて、任意
の時間には可能な最大数のCS“接続”だけが
存在するにすぎないので、これに対応する最
大数のステーシヨンだけがCSデータ・ブロ
ツクを伝送するために許可されねばならな
い。 CSモニタ２３はこの最大数Ｎ（max）及び
現に許可されているステーシヨンの数Ｎ
（aut）を記憶する。周期的データを伝送しよ
うとする任意のステーシヨンは、通常のPS
フレームを介してCSモニタ２３へ要求を送
らねばならない。CSモニタ２３はＮ（aut）
を更新し、要求元へ許可応答を送る。しかし
ながら、もしＮ（aut）＝Ｎ（max）であれば、
否定応答が送られる。許可されたステーシヨ
ンがもはやCSデータ・ブロツクの伝送許可
を必要としなくなると、該ステーシヨンは
CSモニタ２３へリリース・メツセージを送
らねばならず、これに応じてCSモニタ２３
はＮ（aut）を１だけ減少させる。 ここで注意すべきは、許可されたステーシ
ヨンの現在の数Ｎ（aut）を維持することを除
くと、許可されたステーシヨンや現在のCS
接続を識別するための情報を記憶する必要は
ない、ということである。というのは、CS
データ・ブロツクはそれらの行先アドレスと
ともに伝送されるからである。もし必要であ
れば、現在の“接続”を識別するテーブルを
CSモニタ２３等に記憶することができるけ
れども、各CSデータ・ブロツクの伝送ごと
にこのようなテーブルをアクセスする必要は
ない。 本発明の実施例については、CSデータ・
ブロツクは一定長（８バイト）を有し、そし
て基本のCS期間Ｔ（125マイクロ秒）及びブ
ロツキング係数ｍ(8)は所与のシステムに対し
固定されているものと仮定する。しかしなが
ら、CSデータ・ブロツクを可変長にしてそ
の長さ指示をCSフレーム・ヘツダに与えた
り、また1CSフレーム期間あたり１バイトの
基本容量Ｂに基いて個々のステーシヨンへ異
なるCS帯域巾を与えるようにしてもよい。
後者のようにすると、各ステーシヨンはＢの
任意の倍数を要求し、これに応じてCSモニ
タ２３によつて許可されることになる。 以下では、基本の発明概念を若干変形した
２つの実施例を説明する。第１実施例は1CS
フレームにｎ個のCSスロツトの列を与え、
第２実施例はｎ個の連続するCSフレームを
使用し該フレームの各々を１対のステーシヨ
ン間の伝送にそれぞれ割当てるようにしてい
る。 (1) 第１実施例 第１実施例では、CSモニタ２３は規則的
なインターバル、たとえば１ミリ秒（１ミリ
秒＝８×125マイクロ秒）ごとにCSフレー
ム・ヘツダを発行するが、これは開始デリミ
ツタの後にあり、CSビツト＝１だけで行先
アドレスを含む他のビツトはゼロである。第
４図に示すように、このヘツダの後にはｎ個
のCSスロツトの列が続き、この後には終了
デリミツタが続く。この数ｎは現に許可され
ているステーシヨンの数に等しい。第４図に
示すように、各CSスロツトは次のフイール
ドから成る。 −１バイトのアドレス・フイールド。その先
頭ビツト（Ｆ／Ｂビツト）位置は自由／使
用中トークン指示として使用される。他の
７ビツト位置は行先アドレスのために使用
される。 −ｍバイトのデータ・ブロツク・フイール
ド。この実施例ではｍ＝８であるから、デ
ータ・ブロツク・フイールドは８バイト即
ち64ビツトから成る。 もちろん、CSモニタ２３はCSフレーム・
ヘツダと終了デリミツタの間ではいかなるデ
ータ・ビツトをもリリースしない。むしろ、
CSモニタ２３はｎ×９×８個の“０”ビツ
トのシーケンス、即ちそれぞれが９バイトの
“０”を含むｎ個のCSスロツトを伝送するの
である。 CSデータの伝送を許可され且つそのバツ
フアに８バイトのCSデータ・ブロツクを編
集した各ステーシヨンは、リング１１に到達
するためにCSフレーム・ヘツダを待機する。
かかるステーシヨンがフレーム・ヘツダ中で
CSビツト＝１を認識した場合、該ステーシ
ヨンはこのフレーム・ヘツダの終り（即ち開
始デリミツタの２バイト後）に９バイトのス
ロツトをカウントし且つ各スロツトの第１ビ
ツト（Ｆ／Ｂビツト）を検査する。自由トー
クン指示（Ｆ／Ｂビツト＝０）が検出される
場合、当該スロツトはそのＦ／Ｂビツトを
“１”へ変換することによつて獲得される。
行先アドレスは第１バイトの残りの位置へ挿
入され、そしてバツフアされたCSデータ・
ブロツクは当該スロツトにある他の８バイト
位置へ挿入される。かくて、このCSフレー
ムがリング１１に沿つて１循環する間に、許
可されたｎステーシヨンの各々は1CSデー
タ・ブロツクを伝送する機会を有する。 リング１１上のステーシヨンのうち（たと
えば、前以て通知されたために）CSデータ
を受信することを予想するステーシヨンも、
CSフレームの到着を待機する。次いで、こ
のステーシヨンは終了デリミツタが現われる
まで適当なタイミング又はカウント動作によ
つて連続するCSスロツト中のアドレス・フ
イールドを区別するとともに、任意のアドレ
ス・フイールド（下位７ビツト）の内容がそ
れ自体のアドレスに一致するか否かを検査す
る。もしこのステーシヨンがそのアドレスを
認識するならば、該ステーシヨンは後続する
８バイトからのデータ・ブロツクをその受信
バツフアへコピーする。 送信ステーシヨンによつて伝送される各デ
ータ・ブロツクが（送信ステーシヨンの上流
に位置してもよい）その行先へ到達すること
を保証するために、CSフレームはリング１
１に沿つて２回循環しなければならない。リ
ング１１に沿つて最初に循環した後、CSフ
レームはCSモニタ２３でバツフアされる。
終了デリミツタが伝送された場合にのみ、こ
のヘツダは第２の循環のためにリリースされ
る。CSモニタ２３がこのCSフレームの終了
デリミツタを２回目に伝送した場合、該モニ
タは自由トークンに指示（TKビツト＝０）
を有する通常の非同期的PSフレーム・ヘツ
ダを直ちにリリースするので、通常のパケツ
ト交換動作をリング１１で再開することがで
きる（フレームがリング１１の遅延よりも短
かければバツフアリングは不要である）。 非同期的なPSフレーム及び同期的なCSフ
レームの結果的なシーケンスは、第５図に簡
単に示されている。 リング１１上でCSモニタ２３の後にある
最初の通常ステーシヨン（これはCSフレー
ムの後に利用可能なPSフレーム・ヘツダを
常に最初に受信する）を選択しないようにす
るために、最後のPSフレームを伝送したス
テーシヨンを通過するまで新しいPSフレー
ム・ヘツダをマークすることにより、一層下
流にあるステーシヨンのみがCS伝送の後に
この最初のPSフレーム・ヘツダを獲得でき
るようにしてもよい。もつと、説明を簡単に
するために、このような特殊な手順は本発明
の実施例では使用されていない。 ２重動作： 上記では、送信側から行先側へのCSデー
タの伝送のみが説明された。CSデータ・ブ
ロツクはCSフレーム中のそのスロツトに留
まり、送信元に戻つた後、そこで消去される
のが普通である。 しかしながら、CSデータの２重通信は容
易に行うことができる。この場合、許可され
たステーシヨンである起呼ステーシヨンと被
呼ステーシヨンの間の“接続”がそれぞれ区
別される。起呼ステーシヨンは前記したよう
にそのCSデータ・ブロツクをCSフレームの
第１循環の間に伝送し、また被呼ステーシヨ
ンのアドレスを行先アドレスとして伝送す
る。被呼ステーシヨンはそのアドレスを認識
し、次いで各CSスロツトから８バイトのデ
ータ・ブロツクをコピーするとともに、その
送信バツフアに準備していたCSデータ・ブ
ロツクを同じ該CSスロツトへ挿入する。こ
のような同じCSスロツトにおける受信デー
タと送信データの交換は、１ビツトの遅延を
以て各ステーシヨンで行うことができる。行
先アドレス、即ち被呼ステーシヨンのアドレ
スは変更されない。被呼ステーシヨンにおけ
るこれらの動作は、起呼ステーシヨンと被呼
ステーシヨンの相対的位置に依存して、CS
フレームの第１又は第２循環の間の任意の時
間に行うことができる。 （許可された）起呼ステーシヨンの各々
は、CSフレーム・ヘツダを２回目に受信し
た後、その相手方ステーシヨンのアドレス、
即ちこの起呼ステーシヨンが以前に挿入した
行先アドレスを含むCSスロツトを待機する。
このアドレスを検出すると、起呼ステーシヨ
ンは被呼ステーシヨンによつて伝送された８
バイトのデータ・ブロツクをその受信バツフ
アへコピーする。かくて、CSフレームの１
スロツトを使用するだけで、完全な２重式回
線交換通信を効率的に行うことができる。 (2) 第２実施例（第６図） 第２実施例でも、CSモニタ２３は（開始
デリミツタによつて先行された）CSフレー
ム・ヘツダを規則的なインターバル、例えば
１ミリ秒（８×125マイクロ秒）ごとに発行
する。しかしながら、第１実施例とは対照的
に、CSフレームは許可された１つのステー
シヨンのみによつて使用され、かくて行先ア
ドレス、そのCSデータ・ブロツク及び終了
デリミツタが挿入される。CSスロツトの列
は存在しないが、１つのCSデータ・ブロツ
クのために１つの情報フイールドだけが存在
する。このCSフレーム全体はTKビツトを、
“１”へ変換することにより１つのステーシ
ヨンによつて獲得される。このフレームがリ
ング１１を１循環した後、それぞれのステー
シヨンは（開始デリミツタによつて先行され
た）自由トークン指示（TKビツト＝０）を
有するCSフレーム・ヘツダを発行し、次い
で“１”ビツトのシーケンスを発行する。か
くて、リング１１の下流にある次の許可ステ
ーシヨンはそのCSデータ・ブロツクのため
にこのCSフレームを獲得することができる。 この手順の結果、ｎ個の連続するCSフレ
ームが生ぜられ、その各々は許可ステーシヨ
ンの各々によつてそれぞれ使用される。CS
モニタ２３は通過中のすべてのCSフレー
ム・ヘツダを検査し、そして最後に自由トー
クン指示（TKビツト＝０）を有するCSフレ
ーム・ヘツダを検出する。というのは、すべ
ての許可ステーシヨンは一回ずつサービスさ
れたからである。この時点で、CSモニタ２
３は開始デリミツタ及びPSヘツダ（CSビツ
ト＝０であるヘツダ）を発行し、通常の非同
期的なパケツト交換動作を再開させる。PS
及びCSヘツダの結果的なシーケンスは第６
図に簡単に示されている。但し、第６図及び
第５図では図面を簡単にするために次のよう
な記号が使用されている。 〓＝デリミツタ Ｇ＝ギヤツプ（フレームがリング１１の遅
延より短い場合） PSH＝PSヘツダ（CSビツト＝０） Ｔ＝CSインターバル時間信号 ＊＝優先順位マーク CSH＝CSヘツダ（CSビツト＝１） かかる第２実施例の手順が有利であるの
は、伝送中のCSデータに対する許可手順並
びにフレーム・ヘツダ中のCSビツト及び優
先順位ビツトの監視という点を除くと、この
手順がリング１１上の通常の非同期的パケツ
ト交換手順と同一であり、しかも通常のステ
ーシヨンに付加されるハードウエアが最も少
いからである。CSモニタ２３でさえ一層簡
単にすることができるが、これは第１循環と
第２循環の間にCSフレームをバツフアする
必要がないうえ、CSフレームにおけるスロ
ツト・タイミングも必要ないという理由によ
る。他の利点としては、各ステーシヨン及び
各CS期間ごとに異なつたサイズのCSデー
タ・ブロツクを与えうるということがある。
さらに、許可ステーシヨンが偶々或るCS期
間に伝送すべきCSデータ・ブロツクを持つ
ていなければ、該ステーシヨンは周期的な伝
送機会を保証されていたとしてもCSフレー
ム・ヘツダや伝送能力を使用しないのであ
る。 しかしながら、第１実施例に関連して注意
すべきは、第２実施例は複数のCSフレー
ム・ヘツダのために全体として一層長い伝送
時間を必要とするということである。 代替方法： 第２実施例の代替方法として、次のような
手順が提供される。即ち、任意の許可ステー
シヨンがそのCSデータ・ブロツクを伝送し
且つ終了デリミツタを付加した直後に、新し
い開始デリミツタ及び自由トークン指示を有
するCSフレーム・ヘツダを発行して次の許
可ステーシヨンが使用できるようにする、と
いうことである。これは伝送能力の利用度を
増大させ、また周期的な回線交換情報の伝送
のために使用される時間インターバルの持続
時間を一層短くさせるが、これが可能となる
のは個々のCSフレームがリング１１上の総
伝送遅延よりも短い場合だけである。云いか
えれば、この代替方法は短いCSデータ・ブ
ロツクが伝送される場合にのみ有用なのであ
る。 ２重動作： 第２実施例は２重伝送にも適している。こ
の場合、起呼（許可）ステーシヨンと被呼ス
テーシヨンが区別されねばならない。起呼ス
テーシヨンの各々は、CSフレームを横得す
るとき、行先アドレス及びそのCSデータ・
ブロツクを挿入する。被呼ステーシヨンの
各々はそれ自体のアドレスを認識するとき、
それに続くCSデータ・ブロツクをその受信
バツフアにフピーするとともに、その送信バ
ツフアからのCSデータ・ブロツクを（行先
アドレスを変更することなく）同じフレーム
に挿入する。起呼ステーシヨンは該ステーシ
ヨンが以前に使用した行先アドレスをCSフ
レームで認識するとき、このCSデータ・ブ
ロツクをコピーする。２重動作では、“接続”
されている両相手方のCSデータ・ブロツク
は同じ長さを持たなければならない。 (B) リング・アダプタ及びCSモニタの詳細 (B1) リング・アダプタ、ステーシヨン機能及び
インターフエース 第７図はデータ端末ユニツトDTU（たとえ
ば第１図のユニツト１３）を伝送リング（た
とえば第１図のリング１１）へ接続するため
の諸ユニツト及び諸インターフエース線を簡
単に示す。既に説明したように、リング・ア
ダプタRA（たとえば第１図のアダプタ２５）
は２つの基本ユニツト、即ちリング挿入スイ
ツチ（RIS）３７及びリング・アクセス制御
（RAC）３９から成る。 RIS３７、RAC３９及びDTU１３の機能
は、以下の適当な箇所にリストされている。
RIS３７の詳細は第８図に関節してＢ(2)節で
説明し、RAC３９の詳細は第９図に関連し
てＢ(3)節で説明する。DTU１３はそのイン
ターフエース線及び機能の説明を通して十分
に説明する。本発明を実現するための基本的
な要素はRIS３７及びRAC３９に含まれて
いるから、これ以上の詳細は必要ない。 本発明を実現するために必要なCSモニタ
２３に対するRA３３中のRAC及びリング・
モニタ２１に対するRA３５中のRACについ
ては、その付加的な機能を第１０図に関連し
てＢ(4)節で説明する。 インタフエース線： 第７図に示すように、RIS３７とRAC３
９の間には次のインタフエース線が設けられ
る。
トから成り、これらのビツトは次のような意
味を有する。 (1) CSビツト：このビツトは以下で説明す
るように当該フレームが通常の非同期的
PSフレーム（０）又は同期的CSフレーム
(1)のどちらであるかを指示する。但し、
PSフレームは「パケツト・交換フレーム」
を意味し、CSフレームは「回線交換フレ
ーム」を意味する。 (2) P1ビツト：この優先順位ビツトが１ヘ
セツトされると、送信ステーシヨンは自由
トークン指示を有する新しいPSフレー
ム・ヘツダの発行を禁止されるので、以下
で説明するようにCSモニタ２３によつて
CSフレーム・ヘツダを発行することが可
能となる。 (3) P2ビツト：これは第２の優先順位ビツ
トであつて、当該フレームが高優先順位方
式又はエラー・メツセージを含むことを指
示しうる。これは本実施例では使用されな
い。 (4) TKビツト：これはトークン指示であ
る。もしこのビツトが０であれば、当該フ
レームは使用されておらず、従つて次のス
テーシヨンによつて取込まれうる。もしこ
のビツトが１であれば、当該フレームは使
用されており、従つて（発信及び行先ステ
ーシヨンを除くと）変更されないままにル
ープに沿つて伝送されねばならない。 (5) EXビツト：この拡張又は修飾ビツトが
１へセツトされると、これは当該ヘツダが
拡張バイトを含むことを指示する。さもな
ければ、制御バイトの直後に行先アドレス
が配置される。 (6) MCビツト：このモニタ制御ビツトは諸
ステーシヨンの適正な動作を検査するため
に使用される。このビツトはリング・モニ
タ２１を通過する度に１へセツトされ、そ
して当該フレームを使用するステーシヨン
によつて０へセツトされる。 (7) RSビツト：これらは保留制御ビツトで
あつて、本実施例では使用されない。 (8) RSビツト：これらの保留制御ビツトは
次の機能、即ち(a)重要な制御情報の冗長コ
ーデイング、たとえばトークンを１ビツト
ではなく２ビツトで表現するため、(b)情報
フイールドにおけるデータの表現形式、た
とえばビツト又はワード（バイト）編成、
或いはユーザ・データまたは方式データを
指示するために使用され得る。 拡張バイト： この拡張バイトはフレーム・ヘツダ中の随
意的なバイトであつて、制御バイト中のEX
ビツトをセツトした後に任意の送信ステーシ
ヨンによつて追加されうる。このバイトは次
の情報を含みうる。 即ち、非同期的なPSフレームでは、情報
フイールドで使用されるデータ形式の仕様又
は行先アドレスの拡張部を含み、同期的な
CSフレームでは、存在するCS接続の数を指
示する値又はCSフレーム中で転送されるデ
ータ・ブロツクの長さを指示する値を含む。 この拡張バイトが使用される場合、各ビツ
トのコード又は意味は事前に指定されなけれ
ばならない。 アドレス・バイト： この８ビツト・フイールドは、それぞれの
フレームにあるメツセージの行先ステーシヨ
ンのアドレスを含む。１つ又はそれ以上のア
ドレスが同報通信又はグループ・アドレスと
して使用されてもよい。一般には、リング１
１へ接続されたすべてのステーシヨンをアド
レスするには８ビツトで十分である。 もし一層多くのアドレスが必要であれば、
２つの代替方法が可能である。即ち、拡張バ
イトをアドレス拡張部として使用するか、又
は各ヘツダが２つのアドレス・バイトを与え
るように設計しなければならないということ
である。 情報フイールド： このフイールドは実際に伝送すべきデータ
又はメツセージを含み、所与の最大長（たと
えば、８×256ビツト）に至るまで任意の長
さを有することができる。この情報フイール
ドの後にはデリミツタが置かれるので、該フ
イールドの現在の長さを指定する必要はな
い。 原理的に、形式又はコードに関する制約は
ないから、任意のビツト・ストリングをこの
情報フイールドに挿入することができる。こ
うすることにより、（リング１１とは別のネ
ツトワークに対するインタフエースであるよ
うな）ステーシヨン間で完全な同期データ・
リンク制御、即ちSDLCフレームを伝送する
ことができる。かくてこれらのステーシヨン
間でデータの意味が一致しなければならず、
或いは前記した拡張バイトで形式が指定され
ねばならない。 しかしながら、本実施例の情報フイールド
は最大256バイトまでの長さをバイト単位で
選択するようにされている。 (A3) 非同期フレームによるデータ・パケツトの
伝送 最初の段階では、リング・モニタ２１は、
開始デリミツタ、制御バイト及びアドレス・
バイトにオール０（即ち、信号要素対‘10'）
を含むヘツダ、それに続く一連の１（即ち、
信号要素対‘01'）をリリースする。かくて、
ヘツダはTKビツトが０であるので自由トー
クン指示を含むことになる。 リング１１上の各ステーシヨンは開始デリ
ミツタについて入来信号をモニタし、そし
て、ヘツダ・ビツト及びバイトをカウントす
る。もし或るステーシヨンが伝送すべきデー
タを有しているならば、該ステーシヨンは空
フレーム中で“０”であつたトークン・ビツ
ト（TKビツト）を“１”へ変換し、制御バ
イトの後に行先アドレスを挿入し、そのデー
タを伝送するとともに、終了デリミツタを伝
送する。次いで、このステーシヨンは新しい
開始デリミツタ及び自由トークン指示（TK
ビツト＝０）を含む新しいヘツダをリング１
１へ発行し、続いてそれ自体の終了デリミツ
タを受信するまでオール１を伝送する。 フレームがリング１１全体の遅延より短い
場合、このステーシヨンはそのデータ・パケ
ツト及び終了デリミツタを伝送した後、同期
を維持するためにオール１を伝送するととも
に、それ自体のヘツダが戻つてくることを待
機する。次いで、このステーシヨンは新しい
開始デリミツタ及び自由トークン指示を含む
ヘツダを発行するので、伝送可の状態にある
次のステーシヨンは制御を獲得することがで
きる。このステーシヨンはそれ自体の終了デ
リミツタを受信したとき、アイドリング用の
“１”の伝送を停止する。 各送信ステーシヨンは、それ自体のヘツダ
を受信するとき、所定の制御ビツトを検査す
る。MCビツトは、リング１１及びリング・
モニタ２１の適正な動作を保証するために検
査される。古いヘツダがリング１１を循環す
る間にCSモニタ２３によつて優先順位がマ
ークされる場合には、自由トークン指示
（TKビツト＝０）を有する新しいPSフレー
ム・ヘツダを各ステーシヨンが発行すること
を禁止するためにP1ビツトが検査されるが、
これはCSモニタ２３がCSフレーム・ヘツダ
（後出）を発行できるようにするためである。 もちろん、伝送可状態にあるステーシヨン
が否定トークン指示（TKビツト＝１）を受
信する場合には、該ステーシヨンはそのデー
タ・パケツトを維持しつつ、次の利用可能な
フレーム・ヘツダ（TKビツト＝０）が到着
するまで待機しなければならない。 リング１１上の活動的なステーシヨンは、
開始デリミツタを受信し且つヘツダ・ビツト
及びバイトのカウントを開始した後、TKビ
ツトが１に等しいか否かをテストして当該フ
レームがデータ・パケツトを挿入したステー
シヨンによつて占有されているか否かを決定
する。もしそうであれば、このステーシヨン
は当該アドレス・フイールドがそれ自体のア
ドレス又は同報通信アドレスのどちらを含む
かをテストする（もしEXビツト＝１であれ
ば、ヘツダには拡張フイールド及びアドレ
ス・フイールドが含まれていることになるの
で、前者のフイールドをもテストしなければ
ならない）。もしこのアドレス比較テストの
結果が肯定的であれば、当該ステーシヨンは
行先であることがわかるから、該ステーシヨ
ンはアドレス・フイールドと終了デリミツタ
の間にある情報フイールドをそのバツフアへ
コピーするように動作する。 (A4) 同期的データ・ブロツクの伝送 前記した伝送手順はパケツト交換モードに
おける非同期的データのみを扱うものであ
る。即ち、諸データ・パケツトは伝送が可能
になるまで不定の期間にわたつてバツフアさ
れねばならない。 以下で詳述する本発明は、基本の伝送方式
がスロツト化されておらず、しかもフレーム
同期を有さないにも拘わらず、同期的又は周
期的データを回線交換モードで伝送すること
を可能にする。このために基本のトークン
（パケツト交換）形リング伝送方式について
変更が必要となるのは、CSモニタ２３又は
それと同等の手段をリング・モニタ２１のほ
かに設けること、各ステーシヨンにCS制御
情報を認識し、且つCSデータ・ブロツク
（後出）を扱うための若干の回路を追加する
こと、そしてＡ(2)節で説明した適当なフレー
ム・ヘツダ形式を与えること、があるにすぎ
ない。 回線交換手順の原理は次の通りである。即
ち、CSモニタ２３は特別にマークされたフ
レーム・ヘツダ（CSビツト＝１）を定期的
インターバルでリリースすることにより、許
可された各ステーシヨンが周期的データのブ
ロツク及びその行先アドレスを伝送すること
を可能にする。 CSフレームのインターバルは、以下の例
から明らかなように、同期的データの周期の
整数倍にすることができる。音声信号につい
ては、PCMサンプルは必要とされる8kHzの
サンプリング・レート（4kHzの帯域巾）を
得るためにＴ＝125マイクロ秒ごとに伝送さ
れねばならない。必要なCSフレームの数を
減らすために、このようなフレームはｍ×
125マイクロ秒、たとえば８×125マイクロ秒
＝１ミリ秒のインターバルでのみリリースさ
れる。この結果、送信ステーシヨンで８つの
PCMサンプルを１つのブロツクに組立て、
そして行先ステーシヨンではこのようなブロ
ツクをバツフアして125マイクロ秒ごとに１
つのPCMサンプルをリリースすることが必
要になる。この手順は伝送時間に加えて１ミ
リ秒の遅延を与えることになるが、これは殆
んどの適用例において許容することができ
る。もちろん、測定値又はプロセス制御デー
タの実時間伝送を行うようなシステムでは、
基本周期Ｔやブロツキング率ｍの値として他
の任意の値を選ぶことができる。 通常の非同期的なPSフレームを中断する
ことなく適当な時間にCSフレームのリリー
スを許容するべく、CSモニタ２３は“CSイ
ンターバル時間”パルスによつてマークされ
る各CSインターバルの開始後に通過中のPS
フレーム・ヘツダに優先順位ビツト（P1ビ
ツト）をセツトする。この優先順位ビツト
は、それぞれのフレームを使用するステーシ
ヨンが通常のように自由トークン指示（TK
ビツト＝０）を有する新しいPSフレーム・
ヘツダを発行することを禁止する。そのかわ
り、それぞれのステーシヨンはそのデータ・
パケツトに終了デリミツタを付加した後にア
イドルを表わす複数の“１”ビツトの伝送を
開始する（又はそのパケツトがリングの伝送
遅延よりも短かければ複数の“１”ビツトの
伝送を継続する）。この場合、CSモニタ２３
は現PSフレームの終了デリミツタを認識し
た直後に、開始デリミツタ及びCSフレー
ム・ヘツダを発行する、即ちこれらで以て受
信した上記アイドリング用の１ビツトに置き
かえる。 かくて、各CSインターバルの間に１つの
CSフレーム・ヘツダがCSモニタ２３によつ
てリリースされる。このリリースはCSタイ
ミング・パルスによつて開始されるが、高々
2PSフレームの持続時間（＋リング１１の循
環遅延）だけ遅延される。このタイミング・
パルスの後、CSモニタ２３は次のPSフレー
ム・ヘツダが優先順位マーキングのために到
着するまで待機しなければならず、次いでも
しTKビツト＝１であれば、即ちもしリング
１１を介してデータが現に伝送されているな
らば、CSモニタ２３はCSフレーム・ヘツダ
を伝送する前に現PSフレームの終了デリミ
ツタに対する1PSフレーム・インターバルの
間待機しなければならない。しかしながら、
もしCSモニタ２３がP1ビツトをセツトしよ
うとしているPSフレーム・ヘツダが自由
（TKビツト＝０）であれば、このPSフレー
ム・ヘツダはCSフレーム・ヘツダによつて
直ちに置換される。この場合、“CSインター
バル時間”パルスとCSフレーム・ヘツダの
リリースとの間の遅延は、高々１フレームに
必要とされる時間（＋リング１１の循環遅
延）の程度である。 CSフレーム・ヘツダのリリース相互間の
時間インターバルは1CS期間に等しくはない
が、いずれにしてもその変動分は2PSフレー
ム・インターバル（＋リング１１の循環遅
延）を超えることはない。 この伝送方式では、かかる変動分は各CS
時間インターバルの総持続時間に比較して小
さいし、各ステーシヨンへ接続された端末装
置には影響しない。というのは、これらの装
置は複数の連続サンプルをバツフアしてCS
データ・ブロツクを編集するようにしてお
り、また受信側ではこれらのサンプルは記憶
されたCSデータ・ブロツクから連続的なサ
ンプリング期間の間にリリースされるからで
ある。 CSフレーム・ヘツダをリリースした後の
作用については、以下の適当な箇所で説明す
る。これらの作用には現に許可されているス
テーシヨンのみが関係するので、次にステー
シヨン許可（au−thorization）の方法を簡
述する。 ステーシヨン許可の手順は次のように進行
する。即ち、パケツト交換又は非同期的伝送
のための十分な伝送能力を残しておくため
に、総伝送時間の１部だけが回線交換伝送の
ために使用されねばならない。かくて、任意
の時間には可能な最大数のCS“接続”だけが
存在するにすぎないので、これに対応する最
大数のステーシヨンだけがCSデータ・ブロ
ツクを伝送するために許可されねばならな
い。 CSモニタ２３はこの最大数Ｎ（max）及び
現に許可されているステーシヨンの数Ｎ
（aut）を記憶する。周期的データを伝送しよ
うとする任意のステーシヨンは、通常のPS
フレームを介してCSモニタ２３へ要求を送
らねばならない。CSモニタ２３はＮ（aut）
を更新し、要求元へ許可応答を送る。しかし
ながら、もしＮ（aut）＝Ｎ（max）であれば、
否定応答が送られる。許可されたステーシヨ
ンがもはやCSデータ・ブロツクの伝送許可
を必要としなくなると、該ステーシヨンは
CSモニタ２３へリリース・メツセージを送
らねばならず、これに応じてCSモニタ２３
はＮ（aut）を１だけ減少させる。 ここで注意すべきは、許可されたステーシ
ヨンの現在の数Ｎ（aut）を維持することを除
くと、許可されたステーシヨンや現在のCS
接続を識別するための情報を記憶する必要は
ない、ということである。というのは、CS
データ・ブロツクはそれらの行先アドレスと
ともに伝送されるからである。もし必要であ
れば、現在の“接続”を識別するテーブルを
CSモニタ２３等に記憶することができるけ
れども、各CSデータ・ブロツクの伝送ごと
にこのようなテーブルをアクセスする必要は
ない。 本発明の実施例については、CSデータ・
ブロツクは一定長（８バイト）を有し、そし
て基本のCS期間Ｔ（125マイクロ秒）及びブ
ロツキング係数ｍ(8)は所与のシステムに対し
固定されているものと仮定する。しかしなが
ら、CSデータ・ブロツクを可変長にしてそ
の長さ指示をCSフレーム・ヘツダに与えた
り、また1CSフレーム期間あたり１バイトの
基本容量Ｂに基いて個々のステーシヨンへ異
なるCS帯域巾を与えるようにしてもよい。
後者のようにすると、各ステーシヨンはＢの
任意の倍数を要求し、これに応じてCSモニ
タ２３によつて許可されることになる。 以下では、基本の発明概念を若干変形した
２つの実施例を説明する。第１実施例は1CS
フレームにｎ個のCSスロツトの列を与え、
第２実施例はｎ個の連続するCSフレームを
使用し該フレームの各々を１対のステーシヨ
ン間の伝送にそれぞれ割当てるようにしてい
る。 (1) 第１実施例 第１実施例では、CSモニタ２３は規則的
なインターバル、たとえば１ミリ秒（１ミリ
秒＝８×125マイクロ秒）ごとにCSフレー
ム・ヘツダを発行するが、これは開始デリミ
ツタの後にあり、CSビツト＝１だけで行先
アドレスを含む他のビツトはゼロである。第
４図に示すように、このヘツダの後にはｎ個
のCSスロツトの列が続き、この後には終了
デリミツタが続く。この数ｎは現に許可され
ているステーシヨンの数に等しい。第４図に
示すように、各CSスロツトは次のフイール
ドから成る。 −１バイトのアドレス・フイールド。その先
頭ビツト（Ｆ／Ｂビツト）位置は自由／使
用中トークン指示として使用される。他の
７ビツト位置は行先アドレスのために使用
される。 −ｍバイトのデータ・ブロツク・フイール
ド。この実施例ではｍ＝８であるから、デ
ータ・ブロツク・フイールドは８バイト即
ち64ビツトから成る。 もちろん、CSモニタ２３はCSフレーム・
ヘツダと終了デリミツタの間ではいかなるデ
ータ・ビツトをもリリースしない。むしろ、
CSモニタ２３はｎ×９×８個の“０”ビツ
トのシーケンス、即ちそれぞれが９バイトの
“０”を含むｎ個のCSスロツトを伝送するの
である。 CSデータの伝送を許可され且つそのバツ
フアに８バイトのCSデータ・ブロツクを編
集した各ステーシヨンは、リング１１に到達
するためにCSフレーム・ヘツダを待機する。
かかるステーシヨンがフレーム・ヘツダ中で
CSビツト＝１を認識した場合、該ステーシ
ヨンはこのフレーム・ヘツダの終り（即ち開
始デリミツタの２バイト後）に９バイトのス
ロツトをカウントし且つ各スロツトの第１ビ
ツト（Ｆ／Ｂビツト）を検査する。自由トー
クン指示（Ｆ／Ｂビツト＝０）が検出される
場合、当該スロツトはそのＦ／Ｂビツトを
“１”へ変換することによつて獲得される。
行先アドレスは第１バイトの残りの位置へ挿
入され、そしてバツフアされたCSデータ・
ブロツクは当該スロツトにある他の８バイト
位置へ挿入される。かくて、このCSフレー
ムがリング１１に沿つて１循環する間に、許
可されたｎステーシヨンの各々は1CSデー
タ・ブロツクを伝送する機会を有する。 リング１１上のステーシヨンのうち（たと
えば、前以て通知されたために）CSデータ
を受信することを予想するステーシヨンも、
CSフレームの到着を待機する。次いで、こ
のステーシヨンは終了デリミツタが現われる
まで適当なタイミング又はカウント動作によ
つて連続するCSスロツト中のアドレス・フ
イールドを区別するとともに、任意のアドレ
ス・フイールド（下位７ビツト）の内容がそ
れ自体のアドレスに一致するか否かを検査す
る。もしこのステーシヨンがそのアドレスを
認識するならば、該ステーシヨンは後続する
８バイトからのデータ・ブロツクをその受信
バツフアへコピーする。 送信ステーシヨンによつて伝送される各デ
ータ・ブロツクが（送信ステーシヨンの上流
に位置してもよい）その行先へ到達すること
を保証するために、CSフレームはリング１
１に沿つて２回循環しなければならない。リ
ング１１に沿つて最初に循環した後、CSフ
レームはCSモニタ２３でバツフアされる。
終了デリミツタが伝送された場合にのみ、こ
のヘツダは第２の循環のためにリリースされ
る。CSモニタ２３がこのCSフレームの終了
デリミツタを２回目に伝送した場合、該モニ
タは自由トークンに指示（TKビツト＝０）
を有する通常の非同期的PSフレーム・ヘツ
ダを直ちにリリースするので、通常のパケツ
ト交換動作をリング１１で再開することがで
きる（フレームがリング１１の遅延よりも短
かければバツフアリングは不要である）。 非同期的なPSフレーム及び同期的なCSフ
レームの結果的なシーケンスは、第５図に簡
単に示されている。 リング１１上でCSモニタ２３の後にある
最初の通常ステーシヨン（これはCSフレー
ムの後に利用可能なPSフレーム・ヘツダを
常に最初に受信する）を選択しないようにす
るために、最後のPSフレームを伝送したス
テーシヨンを通過するまで新しいPSフレー
ム・ヘツダをマークすることにより、一層下
流にあるステーシヨンのみがCS伝送の後に
この最初のPSフレーム・ヘツダを獲得でき
るようにしてもよい。もつと、説明を簡単に
するために、このような特殊な手順は本発明
の実施例では使用されていない。 ２重動作： 上記では、送信側から行先側へのCSデー
タの伝送のみが説明された。CSデータ・ブ
ロツクはCSフレーム中のそのスロツトに留
まり、送信元に戻つた後、そこで消去される
のが普通である。 しかしながら、CSデータの２重通信は容
易に行うことができる。この場合、許可され
たステーシヨンである起呼ステーシヨンと被
呼ステーシヨンの間の“接続”がそれぞれ区
別される。起呼ステーシヨンは前記したよう
にそのCSデータ・ブロツクをCSフレームの
第１循環の間に伝送し、また被呼ステーシヨ
ンのアドレスを行先アドレスとして伝送す
る。被呼ステーシヨンはそのアドレスを認識
し、次いで各CSスロツトから８バイトのデ
ータ・ブロツクをコピーするとともに、その
送信バツフアに準備していたCSデータ・ブ
ロツクを同じ該CSスロツトへ挿入する。こ
のような同じCSスロツトにおける受信デー
タと送信データの交換は、１ビツトの遅延を
以て各ステーシヨンで行うことができる。行
先アドレス、即ち被呼ステーシヨンのアドレ
スは変更されない。被呼ステーシヨンにおけ
るこれらの動作は、起呼ステーシヨンと被呼
ステーシヨンの相対的位置に依存して、CS
フレームの第１又は第２循環の間の任意の時
間に行うことができる。 （許可された）起呼ステーシヨンの各々
は、CSフレーム・ヘツダを２回目に受信し
た後、その相手方ステーシヨンのアドレス、
即ちこの起呼ステーシヨンが以前に挿入した
行先アドレスを含むCSスロツトを待機する。
このアドレスを検出すると、起呼ステーシヨ
ンは被呼ステーシヨンによつて伝送された８
バイトのデータ・ブロツクをその受信バツフ
アへコピーする。かくて、CSフレームの１
スロツトを使用するだけで、完全な２重式回
線交換通信を効率的に行うことができる。 (2) 第２実施例（第６図） 第２実施例でも、CSモニタ２３は（開始
デリミツタによつて先行された）CSフレー
ム・ヘツダを規則的なインターバル、例えば
１ミリ秒（８×125マイクロ秒）ごとに発行
する。しかしながら、第１実施例とは対照的
に、CSフレームは許可された１つのステー
シヨンのみによつて使用され、かくて行先ア
ドレス、そのCSデータ・ブロツク及び終了
デリミツタが挿入される。CSスロツトの列
は存在しないが、１つのCSデータ・ブロツ
クのために１つの情報フイールドだけが存在
する。このCSフレーム全体はTKビツトを、
“１”へ変換することにより１つのステーシ
ヨンによつて獲得される。このフレームがリ
ング１１を１循環した後、それぞれのステー
シヨンは（開始デリミツタによつて先行され
た）自由トークン指示（TKビツト＝０）を
有するCSフレーム・ヘツダを発行し、次い
で“１”ビツトのシーケンスを発行する。か
くて、リング１１の下流にある次の許可ステ
ーシヨンはそのCSデータ・ブロツクのため
にこのCSフレームを獲得することができる。 この手順の結果、ｎ個の連続するCSフレ
ームが生ぜられ、その各々は許可ステーシヨ
ンの各々によつてそれぞれ使用される。CS
モニタ２３は通過中のすべてのCSフレー
ム・ヘツダを検査し、そして最後に自由トー
クン指示（TKビツト＝０）を有するCSフレ
ーム・ヘツダを検出する。というのは、すべ
ての許可ステーシヨンは一回ずつサービスさ
れたからである。この時点で、CSモニタ２
３は開始デリミツタ及びPSヘツダ（CSビツ
ト＝０であるヘツダ）を発行し、通常の非同
期的なパケツト交換動作を再開させる。PS
及びCSヘツダの結果的なシーケンスは第６
図に簡単に示されている。但し、第６図及び
第５図では図面を簡単にするために次のよう
な記号が使用されている。 〓＝デリミツタ Ｇ＝ギヤツプ（フレームがリング１１の遅
延より短い場合） PSH＝PSヘツダ（CSビツト＝０） Ｔ＝CSインターバル時間信号 ＊＝優先順位マーク CSH＝CSヘツダ（CSビツト＝１） かかる第２実施例の手順が有利であるの
は、伝送中のCSデータに対する許可手順並
びにフレーム・ヘツダ中のCSビツト及び優
先順位ビツトの監視という点を除くと、この
手順がリング１１上の通常の非同期的パケツ
ト交換手順と同一であり、しかも通常のステ
ーシヨンに付加されるハードウエアが最も少
いからである。CSモニタ２３でさえ一層簡
単にすることができるが、これは第１循環と
第２循環の間にCSフレームをバツフアする
必要がないうえ、CSフレームにおけるスロ
ツト・タイミングも必要ないという理由によ
る。他の利点としては、各ステーシヨン及び
各CS期間ごとに異なつたサイズのCSデー
タ・ブロツクを与えうるということがある。
さらに、許可ステーシヨンが偶々或るCS期
間に伝送すべきCSデータ・ブロツクを持つ
ていなければ、該ステーシヨンは周期的な伝
送機会を保証されていたとしてもCSフレー
ム・ヘツダや伝送能力を使用しないのであ
る。 しかしながら、第１実施例に関連して注意
すべきは、第２実施例は複数のCSフレー
ム・ヘツダのために全体として一層長い伝送
時間を必要とするということである。 代替方法： 第２実施例の代替方法として、次のような
手順が提供される。即ち、任意の許可ステー
シヨンがそのCSデータ・ブロツクを伝送し
且つ終了デリミツタを付加した直後に、新し
い開始デリミツタ及び自由トークン指示を有
するCSフレーム・ヘツダを発行して次の許
可ステーシヨンが使用できるようにする、と
いうことである。これは伝送能力の利用度を
増大させ、また周期的な回線交換情報の伝送
のために使用される時間インターバルの持続
時間を一層短くさせるが、これが可能となる
のは個々のCSフレームがリング１１上の総
伝送遅延よりも短い場合だけである。云いか
えれば、この代替方法は短いCSデータ・ブ
ロツクが伝送される場合にのみ有用なのであ
る。 ２重動作： 第２実施例は２重伝送にも適している。こ
の場合、起呼（許可）ステーシヨンと被呼ス
テーシヨンが区別されねばならない。起呼ス
テーシヨンの各々は、CSフレームを横得す
るとき、行先アドレス及びそのCSデータ・
ブロツクを挿入する。被呼ステーシヨンの
各々はそれ自体のアドレスを認識するとき、
それに続くCSデータ・ブロツクをその受信
バツフアにフピーするとともに、その送信バ
ツフアからのCSデータ・ブロツクを（行先
アドレスを変更することなく）同じフレーム
に挿入する。起呼ステーシヨンは該ステーシ
ヨンが以前に使用した行先アドレスをCSフ
レームで認識するとき、このCSデータ・ブ
ロツクをコピーする。２重動作では、“接続”
されている両相手方のCSデータ・ブロツク
は同じ長さを持たなければならない。 (B) リング・アダプタ及びCSモニタの詳細 (B1) リング・アダプタ、ステーシヨン機能及び
インターフエース 第７図はデータ端末ユニツトDTU（たとえ
ば第１図のユニツト１３）を伝送リング（た
とえば第１図のリング１１）へ接続するため
の諸ユニツト及び諸インターフエース線を簡
単に示す。既に説明したように、リング・ア
ダプタRA（たとえば第１図のアダプタ２５）
は２つの基本ユニツト、即ちリング挿入スイ
ツチ（RIS）３７及びリング・アクセス制御
（RAC）３９から成る。 RIS３７、RAC３９及びDTU１３の機能
は、以下の適当な箇所にリストされている。
RIS３７の詳細は第８図に関節してＢ(2)節で
説明し、RAC３９の詳細は第９図に関連し
てＢ(3)節で説明する。DTU１３はそのイン
ターフエース線及び機能の説明を通して十分
に説明する。本発明を実現するための基本的
な要素はRIS３７及びRAC３９に含まれて
いるから、これ以上の詳細は必要ない。 本発明を実現するために必要なCSモニタ
２３に対するRA３３中のRAC及びリング・
モニタ２１に対するRA３５中のRACについ
ては、その付加的な機能を第１０図に関連し
てＢ(4)節で説明する。 インタフエース線： 第７図に示すように、RIS３７とRAC３
９の間には次のインタフエース線が設けられ
る。
【表】
またRAC３９とDTU１３の間には、次の
インターフエース線が設けられる。
インターフエース線が設けられる。
【表】
【表】
−許可解除 〓
これらの線を介して伝送されるデータ・コ
マンド及び制御信号の詳細については、以下
の節で説明する。 RIS３７の機能 −ステーシヨンをバイパスするか（リング閉
鎖）又はリング・アダプタRA及びステー
シヨンをリングへ接続する（ステーシヨン
挿入）。 −リング１１と信号を授受する。 −受信データ信号をRAC３９へ転送する。 −受信データ信号からビツト・クロツクを引
出し、RAC３９へクロツク信号を供給す
る。 −受信データ・ストリームを１ビツト期間
（クロツクされた１ビツト・バツフアで）
遅延させる。 −リング・モニタ２１及びCSモニタ２３に
ついては、遅延量は１ビツトではなく８ビ
ツト（１バイト）である。 −受信され且つ遅延されたデータ・ストリー
ムを通過させるか、又はDTU／RACから
のデータを送信機を介してリング１１へ転
送させる。 RAC３９の機能 −受信データ・ストリーム中のデリミツタ
（開始、終了、異常終了）を認識し、それ
ぞれのデリミツタ指示信号をDTU１３へ
供給する。 −（リング１１上で使用される）マンチエス
タ・コードのデータを（DTU１３で使用
される）２進コードへ変換し、その逆も同
様。 −入来データ・ストリームを並列化し、出デ
ータ・ストリームを直列化する（１入力バ
イト及び１出力バイトをバツフアする）。 −フレーム・ヘツダ・バイト及び制御ビツト
を区別し、フレーム中の情報フイールド及
び情報フイールド中のバイトを区別する。 −CSスロツトを区別し且つ該スロツト中の
Ｆ／Ｂビツト、行先アドレス及びデータ・
バイトのフイールドを区別する（＊１）。 −RAC３９及びDTU１３のためのタイミン
グ／制御信号を発生する。 −フレーム・ヘツダの制御ビツト（CS、P1、
P2、TK、等）をテストし、それぞれの制
御信号を発生する。 −DTU１３からの“送信要求”が活勢であ
ればトークン・ビツト（TK又はＦ／Ｂビ
ツト）を反転する。 −RIS３７のためのスイツチ制御信号を発生
する。 −RIS３７からDTU１３へ入来データを転
送し、DTU１３からRIS３７へ出データ
を転送する。 −フレーム又はCSスロツトを獲得した後ス
テーシヨンへ“送信”コマンドを供給する
（＊１）。 −行先アドレスをそれ自体のステーシヨン・
アドレス（及び同報通信アドレス）と比較
する。 −アドレスが一致すればステーシヨンへ“受
信”コマンドを供給する。 −データ伝送の終了時に終了デリミツタを伝
送する。 −重要なエラーの場合には異常終了デリミツ
タを伝送して現フレームをキヤンセルす
る。 −（開始デリミツタによつて先行された）新
しいPSヘツダを伝送するか、又は（開始
デリミツタによつて先行された）新しい
CSヘツダを伝送する（＊２）。 −これは終了デリミツタを伝送した後、又は
それ自体のフレーム・ヘツダを受信したと
きの（いずれか遅い方の）適当な時間に行
われる。しかし、循環中のそれ自体のフレ
ーム・ヘツダに優先順位ビツトP1がセツ
トされているならば、新しいPSフレー
ム・ヘツダはリリースされない。 −同期を維持するためにアイドリング用の複
数の“１”ビツトを伝送する。 −これは優先順位ビツトＰ１をヘツダにセツ
トされているフレームの終了デリミツタを
伝送した後に行われるか、又は −任意のフレームの終了デリミツタを伝送し
た後で、しかもそのフレーム・ヘツダが同
じステーシヨンによつて再び受信されるま
でに行われる。 注：前記の信号（＊１）及び（＊２）は次の
意味を有する。 （＊１）：この機能は第１実施例についての
み提供される。 （＊２）：この機能は第２実施例についての
み提供される。 CSモニタ２３の付加的な機能 RAC３９において： −周期的なCSインターバルのためのタイ
ミング信号（“CSインターバル時間”パ
ルス）を発生する。 −各CSインターバル時間パルスの後にTK
ビツト＝１を有する第１循環中のフレー
ム・ヘツダに優先順位ビツトP1をセツ
トする。 −現フレームの終了デリミツタが受信され
るとき、又はCSインターバル時間パル
スの後にTKビツト＝０を有するフレー
ム・ヘツダが受信されるとき（開始デリ
ミツタによつて先行される）CSフレー
ム・ヘツダを発行する。 −（１＋ｍ）×８×Ｎ（aut）個のCSスロツ
トをカウントし、次いで終了デリミツタ
を伝送する。 −フレーム・ヘツダと終了デリミツタの間
で複数の“０”ビツトを伝送する（＊
１）。 −フレーム・ヘツダの後に複数の“１”ビ
ツトのシーケンスを伝送する。 −（開始デリミツタによつて先行される）
新しいPSフレーム・ヘツダを発行する。 −これはCSヘツダが２回目に受信される
とき、即ちCSスロツト列の第２循環の
終りに行われる（＊１）。 −或いは自由トークン指示（TKビツト＝
０）を有するCSヘツダが受信されると
きに行われる（＊２）。 CSモニタ２３において： −Ｎ（max）及びＮ（aut）の値を維持す
る。 −CS要求メツセージを受諾する。 −Ｎ（max）及びＮ（aut）を比較し、Ｎ
（aut）が依然としてＮ（max）より小さ
ければＮ（aut）を増加させ且つ（要求ス
テーシヨンへアドレスされた）付与メツ
セージを伝送する。既にＮ（aut）＝Ｎ
（max）であれば否定メツセージを伝送
する。 諾 −CSリリース・メツセージを受諾し且つ
Ｎ（aut）を減少させる。 −CSフレーム・ヘツダ及びCSスロツト列
が第１循環された後で、しかもこれらが
第２循環のために再伝送される前に、
CSフレーム・ヘツダ及びCSスロツト列
の一部をバツフアする（＊１）。 DTU１３の機能 注：以下には、PSデータ・パケツト及びCS
データ・ブロツクのためにDTU１３と
RAC３９の間で行われる情報交換に関係
する機能のみがリストされている。 −出PSデータ・パケツトをバツフアする。 出CSデータ・ブロツクをバツフアする。 PS行先アドレスをバツフアする。 CS行先アドレスをバツフアする。 −RAC３９からそれぞれの“送信”コマン
ド信号を受信するとき、バツフアされた情
報をバイト直列に供給する。 −入来PSデータ・パケツトをバツフアする。 入来CSデータ・ブロツクをバツフアす
る。 −RAC３９から“受信”コマンド信号を受
信するとき、それぞれの情報をバツフアへ
書込む。 −CS許可要求メツセージをCSモニタ２３へ
送信する。 −CSモニタ２３からのCS許可付与メツセー
ジを受信する。 −CSモニタ２３へCS許可リリース・メツセ
ージを送信する。 −CS許可信号をRAC３９へ伝送する；CS許
可解除信号をRAC３９へ伝送する。 −RAC３９へのPS送信要求信号を付勢す
る；RAC３９へのCS送信要求信号を付勢
する。 Ｂ(2) RIS３７の詳細 第８図はリング挿入スイツチ（RIS）３７
の詳細を示す。これは第１のバイパス・スイ
ツチ（BS1）５１及び第２のバイパス・スイ
ツチ（BS2）５３を含み、これらのスイツチ
はリング１１の入来及び出枝路をバイパス枝
路５５によつて直接に相互接続することがで
きる。スイツチ５１及び５３は手動スイツチ
でよいが電子制御スイツチをも使用すること
ができる。 スイツチ５１がその第２位置にあると、こ
れはリング１１の入来枝路を受信機５７へ接
続する。この受信機５７の出力線５９は第７
図に図示されたデータ・イン線５９であり、
データをRAC３９へ転送する。データ・イ
ン線５９は１ビツトの遅延ユニツト６１（ク
ロツクされる１ビツト・バツフア）の入力に
も接続される。前記したように、モニタ２１
及び２３のためのRISでは、遅延ユニツト６
１は８ビツトの容量（８ビツトの遅延）を有
する。遅延ユニツト６１の出力は他の２位置
スイツチ６３によつて送信機６５へ接続され
る。この送信機６５の出力はスイツチ５３の
第２位置を介してリング１１の出枝路へ接続
されうる。 スイツチ６３の第２位置は線６７へ接続さ
れる。第７図に示すように、線６７はRAC
３９からのデータ・アウト６７線である。ス
イツチ６３のセツテイングはRAC３９から
スイツチ制御線６９に与えられる信号によつ
て制御される。 データ・イン線５９にはクロツク抽出回路
７１も接続される。この回路７１は受信信号
パターンからビツト・クロツクを抽出し、こ
の信号をビツト・クロツク線７３を介して
RAC３９へ供給する。ビツト・クロツク線
７３は遅延ユニツト６１へ接続される。 Ｂ(3) RAC３９の詳細 第９図はRAC３９の詳細ブロツク図であ
る。 ビツト認識及びコード違反検出ユニツト７
５は、データ・イン線５９及びビツトクロツ
ク線７３へ接続される。このユニツト７５が
信号要素対‘10'を受信したときはその出力
線７７に“０”ビツトを表わす信号が供給さ
れ、信号要素対‘01'を受信したときは“１”
ビツトを表わす信号が供給される。これらの
ビツト信号は、以下で説明するようにG1デ
ート回路７９を通して利用回路及びDTU１
３へ転送される。 しかしながら、もしコード違反‘
01″11″00″01'がユニツト７５によつて認識さ
れるならば、タイマ８３を起動するために線
８１に制御パルスが供給される。またタイマ
８３はビツト・クロツク線７３からビツト・
クロツク信号を受取り、そしてタイミング信
号（TS）線８５を介して他の幾つかの機能
ユニツトへ必要なすべてのタイミング信号を
供給する。タイマ８３は複数のカウンタ及び
複数の論理ゲートから成る。発生されたタイ
ミング信号は、第１１図に関連して以下のＢ
(5)節で説明する。 タイマ８３の拡張部であるCSインターバ
ル・タイマ８７は、CSモニタ２３のための
RAC３９にのみ設置する必要がある。これ
についてはＢ(4)節で説明する。 制御論理８９は、その入力線に加わるタイ
ミング及び指示信号に応答して、種々の制御
信号を発生する。この制御論理８９は詳細に
は図示されていない。むしろ、その論理機能
が詳細に説明されるので、当業者はラツチ及
びカウンタを含む論理回路を使用してこれと
同じものを容易に実現することができる。 ８本の制御ビツト線９１は制御論理８９に
対しフレーム・ヘツダで受信された個々の制
御ビツト（例えばCS／P1／TK等）の２進
値を供給する。復号回路９３は、制御バイト
の受信中にタイミング信号（TS）線８５へ
供給される信号の制御下で受信線７７からの
これらのビツト値を８本の線９１へ個別に供
給する。 また復号回路９３は線８１にコード違反認
識（CV−Ｒ）信号を受取り、そして後続す
る４ビツトのデリミツタ指示を復号する。そ
の復号結果はデリミツタ指示線１０７に与え
られる。復号回路９３は３本の信号線９４を
介して制御論理８９へ開始、終了及び異常終
了出力信号をそれぞれ供給する。 制御論理８９は線９５を介してタイマ８３
へタイマ制御信号を供給し、かくてそのタイ
ミング信号シーケンスを受信情報へ適応させ
る。タイマ制御信号は（行先アドレスの後に
CS時間スロツト信号を生ぜしめるための）
CSフレーム指示、終了指示及び拡張バイト
指示を含む。 制御論理８９からの他の出力信号はスイツ
チ制御線６９を介してRIS３７へ供給される
スイツチ制御信号であり、これは受信データ
の中継又はローカル出力データによる受信デ
ータの置換を行わしめるためのものである。 制御論理８９とDTU１３の間には、複数
の接続が設けられる。即ち、１対の受信コマ
ンド線９７はPS受信コマンド及びCS受信コ
マンド用であり、４本の送信コマンド線９９
はPSデータ・パケツト、CSデータ・ブロツ
ク、PS行先アドレス又はCS行先アドレスに
関する送信コマンド用であり、DTU１３か
らの１本のパケツト／ブロツク終了線１０１
はデータ・パケツト又はデータ・ブロツク伝
送の終了を通知するためのものであり、１対
の送信要求線１０３はDTU１３からPS送信
要求及びCS送信要求を転送するためのもの
であり、そしてDTU１３からの１対のステ
ーシヨン許可線１０５はCS許可及びCS許可
解除の受信を制御論理８９に通知するための
ものである。３本のデリミツタ指示線９４も
また線１０７として、DTU１３へ接続され
ているが、これは（終了デリミツタが受信さ
れるとき）受信されたデータ・パケツトの終
りを通知するか、異常終了条件を通知する
か、又は受信されたフレームの開始を通知す
るためのものである。 比較ユニツト１０８は、通過中の各フレー
ム・ヘツダの行先アドレスを受取るように、
線１０９によつてG1ゲート回路７９の１出
力へ、またタイミング信号（TS）線８５へ
接続される。G1ゲート回路７９は制御論理
８９から与えられる１対のゲート制御信号
GT１によつて制御される。これらのうち一
方のゲート制御信号GT１−１は行先アドレ
スが受信されるインターバル中に活勢となつ
て線７７を線１０９へ接続し、他方のケート
制御信号GT１−２はフレームの情報フイー
ルド時間の間に活勢となつて線７７を線１１
０へ接続する。 比較ユニツト１０８の第２入力は、ローカ
ル・ステーシヨン・アドレスとの比較を可能
とするために、ローカル・アドレス・レジス
タ１１１へ接続される。比較ユニツト１０８
を制御論理８９へ接続する出力線１１３は、
当該ステーシヨンのアドレスが受信されたと
き活勢となる。同様に、同報通信アドレスも
認識されうるが、説明を簡潔にするためにそ
の詳細は省略する。 直並列変換ユニツト及び入力バツフア１１
５は、通過中フレームの情報フイールドから
受信データをビツト直列に受入れるために、
線１１０によつてG1ゲート回路７９へ接続
される。直並列変換ユニツト及び入力バツフ
ア１１５はこれらのデータを並列バイトへ変
換し、そして８ビツト時間ごとに完全な１デ
ータ・バイトを８本の並列線１１７、即ち
DTU１３のデータ・イン線１１７を介して
供給する。また直並列変換ユニツト及び入力
バツフア１１５は３本のデリミツタ指示線９
４へ接続され、これにより受信されたデリミ
ツタに起因するバツフア内容の転送を禁止す
る。 当該ステーシヨンからの８本の並列なデー
タ・アウト線１１９は、G2ゲート回路１２
１へ接続される。G2ゲート回路１２１の第
２入力は並列の転送線１２２へ接続される。
G2ゲート回路１２１は、制御論理８９から
１対のゲート制御線GT２を介して供給され
る信号によつて制御される。これらのうち、
一方のゲート制御線GT２−１は伝送フレー
ムの行先アドレス・インターバル及び情報フ
イールド・インターバルの間に活勢となつ
て、データ・アウト線１１９を並直列変換ユ
ニツト及び出力バツフア１２３の入力線へ接
続する。他方のゲート制御線GT２−２は線
１２２を並直列変換ユニツト及び出力バツフ
ア１２３の入力へ接続する。 並直列変換ユニツト及び出力バツフア１２
３はDTU１３からG2ゲート回路１２１を介
して並列アドレス又はデータ・バイトを受取
り、これらをビツト直列の形式で線１２５を
介してG3ゲート回路１２７の第１入力へ供
給する。G3ゲート回路１２７の他の２入力
はビツト・パターン発生器１２９へ接続さ
れ、該発生器は一方の線に“１”ビツトのス
トリームを連続的に供給し、他方の線に
“０”ビツトのストリームを連続的に供給す
る。３本のゲート制御線CT３は制御論理８
９からG3ゲート回路１２７へ制御信号を転
送することができる。このうち１つのゲート
制御線GT３−１は、当該ステーシヨンがPS
データ又はCSデータを伝送するとき及びヘ
ツダの制御バイト又はデリミツタが読取専用
記憶（ROS）１３５から読出されるとき、
行先アドレス及び情報フイールド・インター
バルの間に活勢となる。このゲート制御線は
線１２５を線１３１へ接続する。他の２つの
ゲート制御線GT３−２及びGT３−３は、
ビツト・パターン発生器１２９から線１３１
に“１”ビツト又は“０”ビツトのストリー
ムを選択的に供給するために付勢される。 ビツト・コーダ及びコード違反発生器１３
３は、連続する“０”又は“１”ビツトを受
信するように、その１入力を線１３１へ接続
される。この発生器１３３は受信された各ビ
ツトを第２ａ図に従つて信号要素対（マンチ
エスタ・コード）へ変換し、これらの信号要
素対を線６７、即ちRIS３７へ接続されたデ
ータ・アウト線６７へ供給する。発生器１３
３の第２入力はコード違反送信（CV−Ｔ）
を受信すべく制御論理８９へ接続され、該信
号はデリミツタに対するコード違反が伝送さ
れる時間に付勢される。この信号に応じて発
生器１３３は第２ｂ図に示す如きコード違反
パターンを発生し、このパターンを連続する
４つのビツト期間の間にデータ・アウト線６
７へ加える。 またRAC３９は小容量のROS１３５を含
み、これは伝送すべき完全なヘツダ制御バイ
ト並びに（コード違反によつて重ね書きされ
る）４つの“０”ビツト及び４つのデリミツ
タ指示ビツトから成るデリミツタ・バイトを
記憶する。伝送に必要な適当なヘツダ制御バ
イト又はデリミツタ・バイトを選択するため
に、ROS選択信号が並列線１３７を介して
転送される。選択されたバイトは線１２２を
介してG2ゲート回路１２１へ供給される。 Ｂ(4) CSモニタ２３の詳細及び関連するRAC
３９の詳細 前記したように、本実施例のCSモニタ２
３は通常のデータ端末ユニツト（DTU）に
CSモニタ機能のための或る回路を追加した
ものである。以下ではこの追加された回路だ
けが第１０図に関連して説明される。 このCSモニタ２３それ自体は周期的な回
線交換データを送信及び受信するものではな
く、非同期的なパケツト交換データのみを送
受するものと仮定した。かくて、CSモニタ
２３とRAC３９の間にあるCS制御及びデー
タ線は、CSモニタ機能のために使用するこ
とができる。 本節の最後の部分では、第９図を参照して
CSモニタ２３に関連するRAC３９の特有の
機能を説明する。 第１０図に示すように、CSモニタ２３に
はCSモニタ制御論理（CSMCL）１３９が設
けられる。CSMCL１３９によつて制御され
るのは、他のステーシヨンからのCS許可要
求及びCS許可リリース・メツセージの受信、
他のステーシヨンへのCS許可付与メツセー
ジ（又は許可を拒否する否定メツセージ）の
送信、CS許可ステーシヨンの数Ｎ（aut）の
更新、リング１１に沿つた第１循環後に行わ
れるCSフレーム・ヘツダ及びCSスロツト列
の一部のバツフアリング（第１実施例のみ）
等である。このCSMCL１３９は以下に示す
機能及び一連の動作ステツプを検討すれば容
易に実現することができるので、その詳細は
省略する。 CS許可手順のための前記メツセージは
（許可すべき）各ステーシヨンとCSモニタ２
３の間で通常のPSフレームを介して交換さ
れる。これらのメツセージは次の如き形式を
有する。 (a) 通常のステーシヨンからCSモニタ２３
へ： −CS許可要求メツセージ：PSフレーム・
ヘツダは行先アドレスとしてCSモニ
タ・アドレスを保持する。この情報フイ
ールドは２バイトを保持し、その一方の
バイトはそれを許可要求（後出）として
指定するメツセージ・タイプバイトであ
り、他方のバイトは要求ステーシヨンを
識別するアドレス・バイトである。 −CS許可リリース・メツセージ：メツセ
ージ・タイプがそれを許可リリース（後
出）として指定する点を除けば、許可要
求と同じ内容を有する。 (b) CSモニタ２３から通常のステーシヨン
へ： −CS許可付与メツセージ：PSフレーム・
ヘツダは行先アドレスとして要求ステー
シヨンのアドレスを保持する。情報フイ
ールドはメツセージ・タイプ指示として
１バイトを保持し、それを許可付与メツ
セージとして指定する。 −CS許可拒否メツセージ：メツセージ・
タイプ・バイトが異なり且つこれを許可
拒絶として指定する点を除けば、許可付
与と同じ内容を有する。 −使用されるメツセージ・タイプ・バイ
ト： 0000 0001＝許可要求 0000 0010＝許可リリース 0000 0100＝許可付与 0000 1000＝許可拒否 メツセージ・タイプ・バイト中の未使用ビ
ツト（たとえば、上位４ビツト）は、要求さ
れ、付与され又はリリースされた情報をCS
帯域巾（たとえばCSスロツトの数）を通し
て伝えるために使用される。しかしながら、
この可能性は本実施例には包含されない。 もちろん他の形式も可能である。たとえ
ば、許可メツセージ・フレームはフレーム・
ヘツダ中で１へセツトされた優先順位ビツト
P2を有することができるし、付与及び拒否
メツセージは情報フイールド中の第２バイト
としてCSモニタ２３のアドレスを保持する
ことができる。 CSMCL１３９には、関連するRAC３９か
らのタイミング及び制御線、即ちタイミング
信号（TS）線８５、受信コマンド線９７、
送信コマンド線９９、パケツト／ブロツク終
了線１０１、送信要求線１０３、及びデリミ
ツタ指示線１０７がそれぞれ接続される。
CSモニタ２３はまたデータ・イン線１１７
及びデータ・アウト線１１９によつてその
RAC３９へ接続される。 データ・イン線１１７は“CS要求／リリ
ースMTBバツフア及び信号機構”と呼ばれ
るユニツト１４５へ接続される。CSMCL１
３９から線１４７に供給される“メツセー
ジ・タイプ・バイト（MTB）書込”制御信
号により、CS要求メツセージ又はCSリリー
ス・メツセージのメツセージ・タイプ・バイ
トは、他のステーシヨンから受信されたと
き、バツフアに記憶され且つ復号される。そ
の結果、線１４９の“CS要求”信号又は線
１５１の“CSリリース”信号がCSMCL１３
９へ転送される。 データ・イン線１１７は“要求元アドレ
ス・バツフア”と呼ばれるユニツト１５３に
も接続される。このユニツト１５３中のアド
レスを取込むために、CSMCL１３９から線
１５５に供給される。“アドレス書込”信号
は要求メツセージ中の発信アドレスが受信さ
れるときに付勢される。このアドレスは
CSMCL１３９から線１５７に与えられる
“アドレス読出”信号によつてバイト単位で
リリースされうる。 データ・アウト線１１９は要求元アドレ
ス・バツフア１５３の出力へ接続され、かく
て線１５７の“アドレス読出”信号が付勢さ
れるとき記憶された要求元アドレスを行先ア
ドレスとしてCS許可メツセージに転送する。 またデータ・アウト線１１９は２つの標準
的なCS許可メツセージのために設けられた
ROS１６３（又は単に２つの読出専用レジ
スタ）の出力へ接続される。線１６５に生ぜ
られる２つの異なる“許可メツセージ読出”
信号は、ROS１６３からデータ・アウト線
１１９へ（伝送リング１１への転送のため
に）、“許可付与”メツセージ又は“許可拒
否”メツセージをバイト単位で生ぜしめる。 メツセージ・タイプ・バイト及び要求元ア
ドレスのための書込制御信号は次のようにし
て生ぜられる。即ち、許可メツセージが受信
されるとき、RAC３９から線９７に与えら
れる“PSデータ・パケツト受信”信号が付
勢される。次いで、CSMCL１３９は２つの
連続するバイト・インターバルで線１４７の
“MTB書込”信号及び線１５５の“アドレ
ス書込”信号を付勢する。 許可メツセージを伝送するために、
CSMCL１３９は線１０３の“PS送信要求”
信号を付勢する。PSフレームが利用可能に
なると、RAC３９はまず線９９の“PS行先
アドレス送信”信号を付勢して線１５７の
“アドレス読出”信号を生ぜしめ、次いで
RAC３９は線９９の“PSデータパケツト送
信”信号を付勢して線１６５の一方の“許可
メツセージ読出”信号を生ぜしめる。 本発明の第１実施例では、CSスロツト列
バツフア１６７が設けられるが、これはCS
フレームの第１循環の後（該CSフレームの
終了デリミツタが送信され且つそのCSフレ
ーム・ヘツダが第２循環のためにリリースさ
れるまで）CSフレーム・ヘツダ及びCSスロ
ツトを記憶するためである。その入力はデー
タ・イン線１１７へ接続される。CSMCL１
３９から線１６９に与えられる“CSスロツ
ト書込”制御信号が活勢であるとき、CSス
ロツト列バツフア１６７は連続的に受信され
るバイトを取込む。 このCSスロツト列バツフア１６７（及び
本節で説明される他のバツフア）は動的バツ
フア、又は先入れ先出し式バツフアである。
CSスロツト列バツフア１６７の出力はデー
タ・アウト線１１９へ接続される。CSMCL
１３９から線１７１に与えられる“CSスロ
ツト読出”信号が活勢であるとき、CSスロ
ツト列バツフア１６７の記憶データがその出
力にバイト単位でリリースされる。 以下で説明するように、線１７１の“CS
スロツト読出”信号及び線１６９の“CSス
ロツト書込”信号は両者ともに関連する
RAC３９からのコマンドに応答して活勢と
なる。CSスロツト列バツフア１６７から
CSMCL１３９へ“バツフア空”信号を転送
するために、線１７２が設けられる。 レジスタ１７３は現に許可されているステ
ーシヨンの数Ｎ（aut）、即ち本発明に従つた
周期的な回線交換フレームの使用を許可され
ているステーシヨンの数を記憶する。レジス
タ１７３の内容、即ちＮ（aut）は線１７５を
介してCSMCL１３９へ与えられる。レジス
タ１７３の内容はCSMCL１３９からのそれ
ぞれの制御信号によつて増大又は減少されう
る。レジスタ１７３の内容は線１７７の信号
によつてゼロへリセツトされうる。 他のレジスタ１７９は許可されるステーシ
ヨンの可能な最大数Ｎ（max）を記憶するた
めに設けられる。ロード入力１８１はＮ
（max）の値を、たとえば手動的にセツトす
るために設けられる。 比較ユニツト１８３はレジスタ１７３及び
１７９へ接続され、それぞれの内容であるＮ
（aut）及びＮ（max）を比較してその２進結
果信号、Ｎ（aut）＜Ｎ（max）又はＮ（aut）＝
Ｎ（max）をCSMCL１３９に与える。 ２ステージ・カウンタ及び比較ユニツト１
８５はレジスタ１７３から線１８７を介して
Ｎ（aut）を受取るように接続される。このカ
ウンタはCSMCL１３９から線１８９に与え
られる制御信号によつて起動される。CSフ
レームの情報フイールド、即ちCSスロツト
列が開始する場合（これはRAC３９から線
９９を介してCSMCL１３９へ与えられる
“CSデータ・ブロツク送信”信号によつて通
知される）、これはＮ（列）＝Ｎ（aut）×72の値
に達するまで（タイミング信号線８５に与え
られる）各ビツト・クロツク・パルスによつ
て前進される。この値はＮ（aut）×CSスロツ
ト（各々９×８＝72ビツト）の列に必要なビ
ツトの数であり、この値に達するとき、カウ
ンタ及び比較ユニツト１８５は線１９１を介
してCSMCL１３９へ停止信号を与える。こ
の結果、線１０１を介してRACへ通知信号
が与えられるので、終了デリミツタによつて
CSスロツト列が終了される。 前記したように、CSモニタ２３に関連す
るRAC３９は通常のステーシヨンに関連す
るRAC３９とは異なる幾つかの機構を有す
る。 第９に示すように、通常のタイマ８３に関
連してCSインターバル・タイマ８７が新た
に設けられる。このCSインターバル・タイ
マ８７は、その出力線８８に制御論理８９に
対するタイミング信号として、“CSインター
バル時間”信号を規則的に、たとえば１ミリ
秒ごとに供給する。このインターバル期間は
一定にすることができるし、或いはCSイン
ターバル・タイマ８７の回路カードを交換し
たり又はそのスイツチを手動的にセツトして
選択可能にすることもできる。 このRAC３９の制御論理８９は次のよう
な特性を有する。 −“CSインターバル時間”信号の発生後に
次のフレーム・ヘツダが“P1”ビツト時
間に受信される場合、線６９のスイツチ制
御信号及びゲート制御信号GT３−３が付
勢されて通過中のフレーム・ヘツダにある
優先順位ビツトP1を“１”へ変更させる。 −次の終了デリミツタが生ずる場合、まず線
６９のスイツチ制御信号、線１３７の
ROS選択信号及びゲート制御信号GT２−
２／GT３−１が付勢され、次いでゲート
信号GT３−３又はGT３−２が付勢され
るので、CSフレーム・ヘツダ（CSビツト
＝１、TKビツト＝０）がリリースされ、
それに続いてアイドリング用の“０”ビツ
ト（第１実施例についてはCSスロツト列）
又はアイドリング用の“１”ビツト（第２
実施例については各CSフレームのシーケ
ンス）が生じられる。 −注：“CSインターバル時間”パルスの後に
CSモニタ２３が通過中の次のPSフレー
ム・ヘツダに優先順位ビツトP1をセツト
する場合、CSモニタ２３は一般にCSフレ
ーム・ヘツダをリリースすることができる
前にそれぞれのフレームの終了デリミツタ
が到着するまで待機しなければならない。
しかしながら、CSモニタ２３がPSフレー
ム・ヘツダに優先順位ビツトをセツトしよ
うとする場合は、該CSモニタによつてTK
ビツト＝０であるか否か、即ち当該フレー
ムが使用されていないか否かが検査され
る。もしそうであれば、CSモニタ２３は
直ちにPSフレーム・ヘツダをCSフレー
ム・ヘツダによつて置換する（また以下で
説明するように、CSフレームに対する以
後の伝送及び切換動作を行う）。このこと
が可能となるのは、CSモニタ２３のRAC
３９に１バイトデータ・ストリームの遅延
があるからである。 制御論理８９におけるその後の事象は実施
例のタイプに依存する。 (1) 第１実施例 −与えられた長さのスロツト列を得るため
に、以下の動作が行われる。情報フイール
ド、即ちCSスロツト列が（たとえば線９
９のうちの“CSデータ・ブロツク送信”
信号を介して）開始する場合、制御論理８
９は行先アドレス・フイールド時間の後に
CSモニタ２３へ通知信号を送信する。
CSMCL１３９（第１０図）は前記したよ
うにカウンタ１８５を開始させ、そして
（たとえば“パケツト／ブロツク終了”線
１０１を介して）RAC３９の制御論理へ
カウンタ終了信号を戻す。このようなCS
スロツト列インターバルの終了時に、
RACの制御論理はROS１３５から終了デ
リミツタの伝送を生じさせる（CSフレー
ム・ヘツダがまだ再受信されていなけれ
ば、この後にアイドリング用の“１”ビツ
トを伝送させる）。 −CSフレーム・ヘツダがまだ１回も再受信
されていない場合、CSモニタ２３の制御
論理１３９はRAC３９から“CSデータ・
ブロツク受信”線９７を介して線１６９の
“CSスロツト書込”信号を開始するように
通知され、そしてゲート制御信号GT１−
２が付勢されてヘツダ、行先アドレス・フ
イールド及びCSスロツト列のためにG1ゲ
ート７９を開放させる。 −CSスロツト列の終了デリミツタが伝送さ
れる場合、CSモニタの制御論理１３９は
（RAC３９による開始デリミツタのリリー
ス後に）“CSデータ・ブロツク送信”線９
９を介して（第２循環のために）線１７１
の“CSスロツト読出”信号を開始するよ
うに通知され、続いてゲート制御信号GT
２−１及びGT３−１がデータ・アウト線
１１９からのデータに対するG2ゲート１
２１及びG3ゲート１２７を開放するよう
に付勢される。 (a) もし終了デリミツタの伝送前にCSフ
レーム・ヘツダが受信されるならば、
（第２循環用のCSフレームは第１循環用
のCSフレークの終了デリミツタに直ち
に後続するので）アイドリング用の
“１”は伝送されない。 (b) もしCSフレーム・ヘツダが受信され
る前に終了デリミツタが伝送されるなら
ば、アイドリング用の“１”が伝送され
るけれども、（CSスロツト列バツフア１
６７におけるバツフアリングは必要ない
ので）線１６９の“CSスロツト書込”
信号及び線１７１の“CSスロツト読出”
信号のどちらも付勢されない。そのかわ
りに、開始デリミツタが最初に受信され
る場合、線６９のスイツチ制御信号が付
勢されて受信データを反復（中継）させ
る。 −CSフレーム・ヘツダが２回目に受信され
る場合、制御論理８９によつて発生される
制御信号は現在の状況に依存する。 (a) もしスロツト列がループ遅延より長
く、しかも受信された信号がスロツト列
バツフア１６７へ読込まれているなら
ば、CSモニタ２３の制御論理１３９は
（線９７の“CSデータ・ブロツク受信”
信号を脱勢することによつて）線１６９
の“CSスロツト書込”信号を停止させ
るように通知される。 CSスロツト列バツフア１６７の読出
しが継続し、そして（スロツト列の最後
のスロツトを読出した後）該バツフアが
空になると、線１７２のバツフア空信号
は制御論理１３９に作用して該バツフア
に対する線１７１の“CSスロツト読出”
信号を停止させ、また線１０１を介して
RACへ終了指示信号を転送させる。こ
の時点で、諸制御信号が発生され、これ
により終了デリミツタ、開始デリミツ
タ、通常のPSフレーム・ヘツダ及びそ
れに続くアイドリング用の“１”が伝送
される。次いで、このCSスロツト列の
終了デリミツタが受信される場合、アイ
ドリング用の“１”が停止され、そして
線６９のスイツチ制御信号は受信データ
信号を反復するように変更される。 (b) もしスロツト列がループの遅延より短
かく、しかもバツフアリングが行われて
いなければ（受信データが直ちに反復さ
れる）、CSフレーム・ヘツダを通常の
PSフレーム・ヘツダで置換し、この後
にアイドリング用の“１”を伝送するた
めに諸制御信号が発生される。終了デリ
ミツタが受信される場合、線６９のスイ
ツチ制御信号は（アイドリング用の
“１”ビツトを送信するかわりに）受信
データ信号を反復するように変更され
る。 (2) 第２実施例 −CSフレームの開始デリミツタが最初に受
信される場合、RAC３９中の制御信号は
受信データ信号を反復するために線６９の
スイツチ制御信号を変更させる。 −自由トークン指示を有するCSフレーム・
ヘツダが受信される場合、CSフレーム・
ヘツダを通常のPSフレーム・ヘツダで置
換し且つそれに続いてアイドリング用の
“１”ビツトを伝送するためにRAC３９に
よつて諸制御信号が発生される。次いで、
（PSフレーム・ヘツダに先行する）開始デ
リミツタが受信される場合、RAC３９か
ら線６９に生ぜられるスイツチ制御信号は
反復を行う（アイドリング用の“１”ビツ
トの伝送を停止）ように変更される。 Ｂ(5) タイマ８３によつて発生されるタイミン
グ信号 第１１Ａ図及び第１１Ｂ図は、タイマ８３
によつて発生される種々のタイミング信号
TSの関係を示す。 タイマ８３はデータ・ストリームから抽出
されたビツト・クロツクを線７３及び８１を
介して受取り、また開始デリミツタのコード
違反が認識されたとき、パルスを受取る。ま
たタイマ８３は、制御論理８９から線９５を
介して(a)必要とされるヘツダ拡張バイトのタ
イミング、(b)データ・パケツト／データ・ブ
ロツクの終了、(c)受信されたCSフレームを
受取る。 第１１Ａ図は各フレームごとに発生される
タイミング信号として、バイト・クロツク、
ヘツダ時間（２又は３バイト）、CS／P1／
P2／TK／EX／MC／RS／RS（ヘツダの第
１バイト中にある各１ビツト・パルス）、拡
張バイト時間（オプシヨン・１バイト）、行
先アドレス時間（１バイト）、情報フイール
ド時間（可変長、行先アドレスの終了ととも
に開始し且つ制御論理８９から終了信号が受
取られるときに終了する）をそれぞれ示して
いる。もしヘツダ拡張バイト時間信号が付勢
されるならば、行先アドレス時間及び情報フ
イールド時間の開始点は１バイト期間だけシ
フトされる。 第１１Ｂ図はCSスロツト列における諸フ
イールドを区別するための追加のタイミング
信号として、Ｆ／Ｂ時間（１ビツト・パル
ス）、行先アドレス・フイールド時間（１バ
イト−最上位ビツト）、CSデータ・ブロツ
ク・フイールド時間（８バイト）をそれぞれ
示している。これらの信号は反復され、情報
フイールド時間信号と同じ時間期間にわたつ
て活勢である。しかしながら、これらの信号
が発生されるのは、（制御論理８９から線９
５を介して通知されるように）CSフレー
ム・ヘツダが受信される場合だけである。
これらの線を介して伝送されるデータ・コ
マンド及び制御信号の詳細については、以下
の節で説明する。 RIS３７の機能 −ステーシヨンをバイパスするか（リング閉
鎖）又はリング・アダプタRA及びステー
シヨンをリングへ接続する（ステーシヨン
挿入）。 −リング１１と信号を授受する。 −受信データ信号をRAC３９へ転送する。 −受信データ信号からビツト・クロツクを引
出し、RAC３９へクロツク信号を供給す
る。 −受信データ・ストリームを１ビツト期間
（クロツクされた１ビツト・バツフアで）
遅延させる。 −リング・モニタ２１及びCSモニタ２３に
ついては、遅延量は１ビツトではなく８ビ
ツト（１バイト）である。 −受信され且つ遅延されたデータ・ストリー
ムを通過させるか、又はDTU／RACから
のデータを送信機を介してリング１１へ転
送させる。 RAC３９の機能 −受信データ・ストリーム中のデリミツタ
（開始、終了、異常終了）を認識し、それ
ぞれのデリミツタ指示信号をDTU１３へ
供給する。 −（リング１１上で使用される）マンチエス
タ・コードのデータを（DTU１３で使用
される）２進コードへ変換し、その逆も同
様。 −入来データ・ストリームを並列化し、出デ
ータ・ストリームを直列化する（１入力バ
イト及び１出力バイトをバツフアする）。 −フレーム・ヘツダ・バイト及び制御ビツト
を区別し、フレーム中の情報フイールド及
び情報フイールド中のバイトを区別する。 −CSスロツトを区別し且つ該スロツト中の
Ｆ／Ｂビツト、行先アドレス及びデータ・
バイトのフイールドを区別する（＊１）。 −RAC３９及びDTU１３のためのタイミン
グ／制御信号を発生する。 −フレーム・ヘツダの制御ビツト（CS、P1、
P2、TK、等）をテストし、それぞれの制
御信号を発生する。 −DTU１３からの“送信要求”が活勢であ
ればトークン・ビツト（TK又はＦ／Ｂビ
ツト）を反転する。 −RIS３７のためのスイツチ制御信号を発生
する。 −RIS３７からDTU１３へ入来データを転
送し、DTU１３からRIS３７へ出データ
を転送する。 −フレーム又はCSスロツトを獲得した後ス
テーシヨンへ“送信”コマンドを供給する
（＊１）。 −行先アドレスをそれ自体のステーシヨン・
アドレス（及び同報通信アドレス）と比較
する。 −アドレスが一致すればステーシヨンへ“受
信”コマンドを供給する。 −データ伝送の終了時に終了デリミツタを伝
送する。 −重要なエラーの場合には異常終了デリミツ
タを伝送して現フレームをキヤンセルす
る。 −（開始デリミツタによつて先行された）新
しいPSヘツダを伝送するか、又は（開始
デリミツタによつて先行された）新しい
CSヘツダを伝送する（＊２）。 −これは終了デリミツタを伝送した後、又は
それ自体のフレーム・ヘツダを受信したと
きの（いずれか遅い方の）適当な時間に行
われる。しかし、循環中のそれ自体のフレ
ーム・ヘツダに優先順位ビツトP1がセツ
トされているならば、新しいPSフレー
ム・ヘツダはリリースされない。 −同期を維持するためにアイドリング用の複
数の“１”ビツトを伝送する。 −これは優先順位ビツトＰ１をヘツダにセツ
トされているフレームの終了デリミツタを
伝送した後に行われるか、又は −任意のフレームの終了デリミツタを伝送し
た後で、しかもそのフレーム・ヘツダが同
じステーシヨンによつて再び受信されるま
でに行われる。 注：前記の信号（＊１）及び（＊２）は次の
意味を有する。 （＊１）：この機能は第１実施例についての
み提供される。 （＊２）：この機能は第２実施例についての
み提供される。 CSモニタ２３の付加的な機能 RAC３９において： −周期的なCSインターバルのためのタイ
ミング信号（“CSインターバル時間”パ
ルス）を発生する。 −各CSインターバル時間パルスの後にTK
ビツト＝１を有する第１循環中のフレー
ム・ヘツダに優先順位ビツトP1をセツ
トする。 −現フレームの終了デリミツタが受信され
るとき、又はCSインターバル時間パル
スの後にTKビツト＝０を有するフレー
ム・ヘツダが受信されるとき（開始デリ
ミツタによつて先行される）CSフレー
ム・ヘツダを発行する。 −（１＋ｍ）×８×Ｎ（aut）個のCSスロツ
トをカウントし、次いで終了デリミツタ
を伝送する。 −フレーム・ヘツダと終了デリミツタの間
で複数の“０”ビツトを伝送する（＊
１）。 −フレーム・ヘツダの後に複数の“１”ビ
ツトのシーケンスを伝送する。 −（開始デリミツタによつて先行される）
新しいPSフレーム・ヘツダを発行する。 −これはCSヘツダが２回目に受信される
とき、即ちCSスロツト列の第２循環の
終りに行われる（＊１）。 −或いは自由トークン指示（TKビツト＝
０）を有するCSヘツダが受信されると
きに行われる（＊２）。 CSモニタ２３において： −Ｎ（max）及びＮ（aut）の値を維持す
る。 −CS要求メツセージを受諾する。 −Ｎ（max）及びＮ（aut）を比較し、Ｎ
（aut）が依然としてＮ（max）より小さ
ければＮ（aut）を増加させ且つ（要求ス
テーシヨンへアドレスされた）付与メツ
セージを伝送する。既にＮ（aut）＝Ｎ
（max）であれば否定メツセージを伝送
する。 諾 −CSリリース・メツセージを受諾し且つ
Ｎ（aut）を減少させる。 −CSフレーム・ヘツダ及びCSスロツト列
が第１循環された後で、しかもこれらが
第２循環のために再伝送される前に、
CSフレーム・ヘツダ及びCSスロツト列
の一部をバツフアする（＊１）。 DTU１３の機能 注：以下には、PSデータ・パケツト及びCS
データ・ブロツクのためにDTU１３と
RAC３９の間で行われる情報交換に関係
する機能のみがリストされている。 −出PSデータ・パケツトをバツフアする。 出CSデータ・ブロツクをバツフアする。 PS行先アドレスをバツフアする。 CS行先アドレスをバツフアする。 −RAC３９からそれぞれの“送信”コマン
ド信号を受信するとき、バツフアされた情
報をバイト直列に供給する。 −入来PSデータ・パケツトをバツフアする。 入来CSデータ・ブロツクをバツフアす
る。 −RAC３９から“受信”コマンド信号を受
信するとき、それぞれの情報をバツフアへ
書込む。 −CS許可要求メツセージをCSモニタ２３へ
送信する。 −CSモニタ２３からのCS許可付与メツセー
ジを受信する。 −CSモニタ２３へCS許可リリース・メツセ
ージを送信する。 −CS許可信号をRAC３９へ伝送する；CS許
可解除信号をRAC３９へ伝送する。 −RAC３９へのPS送信要求信号を付勢す
る；RAC３９へのCS送信要求信号を付勢
する。 Ｂ(2) RIS３７の詳細 第８図はリング挿入スイツチ（RIS）３７
の詳細を示す。これは第１のバイパス・スイ
ツチ（BS1）５１及び第２のバイパス・スイ
ツチ（BS2）５３を含み、これらのスイツチ
はリング１１の入来及び出枝路をバイパス枝
路５５によつて直接に相互接続することがで
きる。スイツチ５１及び５３は手動スイツチ
でよいが電子制御スイツチをも使用すること
ができる。 スイツチ５１がその第２位置にあると、こ
れはリング１１の入来枝路を受信機５７へ接
続する。この受信機５７の出力線５９は第７
図に図示されたデータ・イン線５９であり、
データをRAC３９へ転送する。データ・イ
ン線５９は１ビツトの遅延ユニツト６１（ク
ロツクされる１ビツト・バツフア）の入力に
も接続される。前記したように、モニタ２１
及び２３のためのRISでは、遅延ユニツト６
１は８ビツトの容量（８ビツトの遅延）を有
する。遅延ユニツト６１の出力は他の２位置
スイツチ６３によつて送信機６５へ接続され
る。この送信機６５の出力はスイツチ５３の
第２位置を介してリング１１の出枝路へ接続
されうる。 スイツチ６３の第２位置は線６７へ接続さ
れる。第７図に示すように、線６７はRAC
３９からのデータ・アウト６７線である。ス
イツチ６３のセツテイングはRAC３９から
スイツチ制御線６９に与えられる信号によつ
て制御される。 データ・イン線５９にはクロツク抽出回路
７１も接続される。この回路７１は受信信号
パターンからビツト・クロツクを抽出し、こ
の信号をビツト・クロツク線７３を介して
RAC３９へ供給する。ビツト・クロツク線
７３は遅延ユニツト６１へ接続される。 Ｂ(3) RAC３９の詳細 第９図はRAC３９の詳細ブロツク図であ
る。 ビツト認識及びコード違反検出ユニツト７
５は、データ・イン線５９及びビツトクロツ
ク線７３へ接続される。このユニツト７５が
信号要素対‘10'を受信したときはその出力
線７７に“０”ビツトを表わす信号が供給さ
れ、信号要素対‘01'を受信したときは“１”
ビツトを表わす信号が供給される。これらの
ビツト信号は、以下で説明するようにG1デ
ート回路７９を通して利用回路及びDTU１
３へ転送される。 しかしながら、もしコード違反‘
01″11″00″01'がユニツト７５によつて認識さ
れるならば、タイマ８３を起動するために線
８１に制御パルスが供給される。またタイマ
８３はビツト・クロツク線７３からビツト・
クロツク信号を受取り、そしてタイミング信
号（TS）線８５を介して他の幾つかの機能
ユニツトへ必要なすべてのタイミング信号を
供給する。タイマ８３は複数のカウンタ及び
複数の論理ゲートから成る。発生されたタイ
ミング信号は、第１１図に関連して以下のＢ
(5)節で説明する。 タイマ８３の拡張部であるCSインターバ
ル・タイマ８７は、CSモニタ２３のための
RAC３９にのみ設置する必要がある。これ
についてはＢ(4)節で説明する。 制御論理８９は、その入力線に加わるタイ
ミング及び指示信号に応答して、種々の制御
信号を発生する。この制御論理８９は詳細に
は図示されていない。むしろ、その論理機能
が詳細に説明されるので、当業者はラツチ及
びカウンタを含む論理回路を使用してこれと
同じものを容易に実現することができる。 ８本の制御ビツト線９１は制御論理８９に
対しフレーム・ヘツダで受信された個々の制
御ビツト（例えばCS／P1／TK等）の２進
値を供給する。復号回路９３は、制御バイト
の受信中にタイミング信号（TS）線８５へ
供給される信号の制御下で受信線７７からの
これらのビツト値を８本の線９１へ個別に供
給する。 また復号回路９３は線８１にコード違反認
識（CV−Ｒ）信号を受取り、そして後続す
る４ビツトのデリミツタ指示を復号する。そ
の復号結果はデリミツタ指示線１０７に与え
られる。復号回路９３は３本の信号線９４を
介して制御論理８９へ開始、終了及び異常終
了出力信号をそれぞれ供給する。 制御論理８９は線９５を介してタイマ８３
へタイマ制御信号を供給し、かくてそのタイ
ミング信号シーケンスを受信情報へ適応させ
る。タイマ制御信号は（行先アドレスの後に
CS時間スロツト信号を生ぜしめるための）
CSフレーム指示、終了指示及び拡張バイト
指示を含む。 制御論理８９からの他の出力信号はスイツ
チ制御線６９を介してRIS３７へ供給される
スイツチ制御信号であり、これは受信データ
の中継又はローカル出力データによる受信デ
ータの置換を行わしめるためのものである。 制御論理８９とDTU１３の間には、複数
の接続が設けられる。即ち、１対の受信コマ
ンド線９７はPS受信コマンド及びCS受信コ
マンド用であり、４本の送信コマンド線９９
はPSデータ・パケツト、CSデータ・ブロツ
ク、PS行先アドレス又はCS行先アドレスに
関する送信コマンド用であり、DTU１３か
らの１本のパケツト／ブロツク終了線１０１
はデータ・パケツト又はデータ・ブロツク伝
送の終了を通知するためのものであり、１対
の送信要求線１０３はDTU１３からPS送信
要求及びCS送信要求を転送するためのもの
であり、そしてDTU１３からの１対のステ
ーシヨン許可線１０５はCS許可及びCS許可
解除の受信を制御論理８９に通知するための
ものである。３本のデリミツタ指示線９４も
また線１０７として、DTU１３へ接続され
ているが、これは（終了デリミツタが受信さ
れるとき）受信されたデータ・パケツトの終
りを通知するか、異常終了条件を通知する
か、又は受信されたフレームの開始を通知す
るためのものである。 比較ユニツト１０８は、通過中の各フレー
ム・ヘツダの行先アドレスを受取るように、
線１０９によつてG1ゲート回路７９の１出
力へ、またタイミング信号（TS）線８５へ
接続される。G1ゲート回路７９は制御論理
８９から与えられる１対のゲート制御信号
GT１によつて制御される。これらのうち一
方のゲート制御信号GT１−１は行先アドレ
スが受信されるインターバル中に活勢となつ
て線７７を線１０９へ接続し、他方のケート
制御信号GT１−２はフレームの情報フイー
ルド時間の間に活勢となつて線７７を線１１
０へ接続する。 比較ユニツト１０８の第２入力は、ローカ
ル・ステーシヨン・アドレスとの比較を可能
とするために、ローカル・アドレス・レジス
タ１１１へ接続される。比較ユニツト１０８
を制御論理８９へ接続する出力線１１３は、
当該ステーシヨンのアドレスが受信されたと
き活勢となる。同様に、同報通信アドレスも
認識されうるが、説明を簡潔にするためにそ
の詳細は省略する。 直並列変換ユニツト及び入力バツフア１１
５は、通過中フレームの情報フイールドから
受信データをビツト直列に受入れるために、
線１１０によつてG1ゲート回路７９へ接続
される。直並列変換ユニツト及び入力バツフ
ア１１５はこれらのデータを並列バイトへ変
換し、そして８ビツト時間ごとに完全な１デ
ータ・バイトを８本の並列線１１７、即ち
DTU１３のデータ・イン線１１７を介して
供給する。また直並列変換ユニツト及び入力
バツフア１１５は３本のデリミツタ指示線９
４へ接続され、これにより受信されたデリミ
ツタに起因するバツフア内容の転送を禁止す
る。 当該ステーシヨンからの８本の並列なデー
タ・アウト線１１９は、G2ゲート回路１２
１へ接続される。G2ゲート回路１２１の第
２入力は並列の転送線１２２へ接続される。
G2ゲート回路１２１は、制御論理８９から
１対のゲート制御線GT２を介して供給され
る信号によつて制御される。これらのうち、
一方のゲート制御線GT２−１は伝送フレー
ムの行先アドレス・インターバル及び情報フ
イールド・インターバルの間に活勢となつ
て、データ・アウト線１１９を並直列変換ユ
ニツト及び出力バツフア１２３の入力線へ接
続する。他方のゲート制御線GT２−２は線
１２２を並直列変換ユニツト及び出力バツフ
ア１２３の入力へ接続する。 並直列変換ユニツト及び出力バツフア１２
３はDTU１３からG2ゲート回路１２１を介
して並列アドレス又はデータ・バイトを受取
り、これらをビツト直列の形式で線１２５を
介してG3ゲート回路１２７の第１入力へ供
給する。G3ゲート回路１２７の他の２入力
はビツト・パターン発生器１２９へ接続さ
れ、該発生器は一方の線に“１”ビツトのス
トリームを連続的に供給し、他方の線に
“０”ビツトのストリームを連続的に供給す
る。３本のゲート制御線CT３は制御論理８
９からG3ゲート回路１２７へ制御信号を転
送することができる。このうち１つのゲート
制御線GT３−１は、当該ステーシヨンがPS
データ又はCSデータを伝送するとき及びヘ
ツダの制御バイト又はデリミツタが読取専用
記憶（ROS）１３５から読出されるとき、
行先アドレス及び情報フイールド・インター
バルの間に活勢となる。このゲート制御線は
線１２５を線１３１へ接続する。他の２つの
ゲート制御線GT３−２及びGT３−３は、
ビツト・パターン発生器１２９から線１３１
に“１”ビツト又は“０”ビツトのストリー
ムを選択的に供給するために付勢される。 ビツト・コーダ及びコード違反発生器１３
３は、連続する“０”又は“１”ビツトを受
信するように、その１入力を線１３１へ接続
される。この発生器１３３は受信された各ビ
ツトを第２ａ図に従つて信号要素対（マンチ
エスタ・コード）へ変換し、これらの信号要
素対を線６７、即ちRIS３７へ接続されたデ
ータ・アウト線６７へ供給する。発生器１３
３の第２入力はコード違反送信（CV−Ｔ）
を受信すべく制御論理８９へ接続され、該信
号はデリミツタに対するコード違反が伝送さ
れる時間に付勢される。この信号に応じて発
生器１３３は第２ｂ図に示す如きコード違反
パターンを発生し、このパターンを連続する
４つのビツト期間の間にデータ・アウト線６
７へ加える。 またRAC３９は小容量のROS１３５を含
み、これは伝送すべき完全なヘツダ制御バイ
ト並びに（コード違反によつて重ね書きされ
る）４つの“０”ビツト及び４つのデリミツ
タ指示ビツトから成るデリミツタ・バイトを
記憶する。伝送に必要な適当なヘツダ制御バ
イト又はデリミツタ・バイトを選択するため
に、ROS選択信号が並列線１３７を介して
転送される。選択されたバイトは線１２２を
介してG2ゲート回路１２１へ供給される。 Ｂ(4) CSモニタ２３の詳細及び関連するRAC
３９の詳細 前記したように、本実施例のCSモニタ２
３は通常のデータ端末ユニツト（DTU）に
CSモニタ機能のための或る回路を追加した
ものである。以下ではこの追加された回路だ
けが第１０図に関連して説明される。 このCSモニタ２３それ自体は周期的な回
線交換データを送信及び受信するものではな
く、非同期的なパケツト交換データのみを送
受するものと仮定した。かくて、CSモニタ
２３とRAC３９の間にあるCS制御及びデー
タ線は、CSモニタ機能のために使用するこ
とができる。 本節の最後の部分では、第９図を参照して
CSモニタ２３に関連するRAC３９の特有の
機能を説明する。 第１０図に示すように、CSモニタ２３に
はCSモニタ制御論理（CSMCL）１３９が設
けられる。CSMCL１３９によつて制御され
るのは、他のステーシヨンからのCS許可要
求及びCS許可リリース・メツセージの受信、
他のステーシヨンへのCS許可付与メツセー
ジ（又は許可を拒否する否定メツセージ）の
送信、CS許可ステーシヨンの数Ｎ（aut）の
更新、リング１１に沿つた第１循環後に行わ
れるCSフレーム・ヘツダ及びCSスロツト列
の一部のバツフアリング（第１実施例のみ）
等である。このCSMCL１３９は以下に示す
機能及び一連の動作ステツプを検討すれば容
易に実現することができるので、その詳細は
省略する。 CS許可手順のための前記メツセージは
（許可すべき）各ステーシヨンとCSモニタ２
３の間で通常のPSフレームを介して交換さ
れる。これらのメツセージは次の如き形式を
有する。 (a) 通常のステーシヨンからCSモニタ２３
へ： −CS許可要求メツセージ：PSフレーム・
ヘツダは行先アドレスとしてCSモニ
タ・アドレスを保持する。この情報フイ
ールドは２バイトを保持し、その一方の
バイトはそれを許可要求（後出）として
指定するメツセージ・タイプバイトであ
り、他方のバイトは要求ステーシヨンを
識別するアドレス・バイトである。 −CS許可リリース・メツセージ：メツセ
ージ・タイプがそれを許可リリース（後
出）として指定する点を除けば、許可要
求と同じ内容を有する。 (b) CSモニタ２３から通常のステーシヨン
へ： −CS許可付与メツセージ：PSフレーム・
ヘツダは行先アドレスとして要求ステー
シヨンのアドレスを保持する。情報フイ
ールドはメツセージ・タイプ指示として
１バイトを保持し、それを許可付与メツ
セージとして指定する。 −CS許可拒否メツセージ：メツセージ・
タイプ・バイトが異なり且つこれを許可
拒絶として指定する点を除けば、許可付
与と同じ内容を有する。 −使用されるメツセージ・タイプ・バイ
ト： 0000 0001＝許可要求 0000 0010＝許可リリース 0000 0100＝許可付与 0000 1000＝許可拒否 メツセージ・タイプ・バイト中の未使用ビ
ツト（たとえば、上位４ビツト）は、要求さ
れ、付与され又はリリースされた情報をCS
帯域巾（たとえばCSスロツトの数）を通し
て伝えるために使用される。しかしながら、
この可能性は本実施例には包含されない。 もちろん他の形式も可能である。たとえ
ば、許可メツセージ・フレームはフレーム・
ヘツダ中で１へセツトされた優先順位ビツト
P2を有することができるし、付与及び拒否
メツセージは情報フイールド中の第２バイト
としてCSモニタ２３のアドレスを保持する
ことができる。 CSMCL１３９には、関連するRAC３９か
らのタイミング及び制御線、即ちタイミング
信号（TS）線８５、受信コマンド線９７、
送信コマンド線９９、パケツト／ブロツク終
了線１０１、送信要求線１０３、及びデリミ
ツタ指示線１０７がそれぞれ接続される。
CSモニタ２３はまたデータ・イン線１１７
及びデータ・アウト線１１９によつてその
RAC３９へ接続される。 データ・イン線１１７は“CS要求／リリ
ースMTBバツフア及び信号機構”と呼ばれ
るユニツト１４５へ接続される。CSMCL１
３９から線１４７に供給される“メツセー
ジ・タイプ・バイト（MTB）書込”制御信
号により、CS要求メツセージ又はCSリリー
ス・メツセージのメツセージ・タイプ・バイ
トは、他のステーシヨンから受信されたと
き、バツフアに記憶され且つ復号される。そ
の結果、線１４９の“CS要求”信号又は線
１５１の“CSリリース”信号がCSMCL１３
９へ転送される。 データ・イン線１１７は“要求元アドレ
ス・バツフア”と呼ばれるユニツト１５３に
も接続される。このユニツト１５３中のアド
レスを取込むために、CSMCL１３９から線
１５５に供給される。“アドレス書込”信号
は要求メツセージ中の発信アドレスが受信さ
れるときに付勢される。このアドレスは
CSMCL１３９から線１５７に与えられる
“アドレス読出”信号によつてバイト単位で
リリースされうる。 データ・アウト線１１９は要求元アドレ
ス・バツフア１５３の出力へ接続され、かく
て線１５７の“アドレス読出”信号が付勢さ
れるとき記憶された要求元アドレスを行先ア
ドレスとしてCS許可メツセージに転送する。 またデータ・アウト線１１９は２つの標準
的なCS許可メツセージのために設けられた
ROS１６３（又は単に２つの読出専用レジ
スタ）の出力へ接続される。線１６５に生ぜ
られる２つの異なる“許可メツセージ読出”
信号は、ROS１６３からデータ・アウト線
１１９へ（伝送リング１１への転送のため
に）、“許可付与”メツセージ又は“許可拒
否”メツセージをバイト単位で生ぜしめる。 メツセージ・タイプ・バイト及び要求元ア
ドレスのための書込制御信号は次のようにし
て生ぜられる。即ち、許可メツセージが受信
されるとき、RAC３９から線９７に与えら
れる“PSデータ・パケツト受信”信号が付
勢される。次いで、CSMCL１３９は２つの
連続するバイト・インターバルで線１４７の
“MTB書込”信号及び線１５５の“アドレ
ス書込”信号を付勢する。 許可メツセージを伝送するために、
CSMCL１３９は線１０３の“PS送信要求”
信号を付勢する。PSフレームが利用可能に
なると、RAC３９はまず線９９の“PS行先
アドレス送信”信号を付勢して線１５７の
“アドレス読出”信号を生ぜしめ、次いで
RAC３９は線９９の“PSデータパケツト送
信”信号を付勢して線１６５の一方の“許可
メツセージ読出”信号を生ぜしめる。 本発明の第１実施例では、CSスロツト列
バツフア１６７が設けられるが、これはCS
フレームの第１循環の後（該CSフレームの
終了デリミツタが送信され且つそのCSフレ
ーム・ヘツダが第２循環のためにリリースさ
れるまで）CSフレーム・ヘツダ及びCSスロ
ツトを記憶するためである。その入力はデー
タ・イン線１１７へ接続される。CSMCL１
３９から線１６９に与えられる“CSスロツ
ト書込”制御信号が活勢であるとき、CSス
ロツト列バツフア１６７は連続的に受信され
るバイトを取込む。 このCSスロツト列バツフア１６７（及び
本節で説明される他のバツフア）は動的バツ
フア、又は先入れ先出し式バツフアである。
CSスロツト列バツフア１６７の出力はデー
タ・アウト線１１９へ接続される。CSMCL
１３９から線１７１に与えられる“CSスロ
ツト読出”信号が活勢であるとき、CSスロ
ツト列バツフア１６７の記憶データがその出
力にバイト単位でリリースされる。 以下で説明するように、線１７１の“CS
スロツト読出”信号及び線１６９の“CSス
ロツト書込”信号は両者ともに関連する
RAC３９からのコマンドに応答して活勢と
なる。CSスロツト列バツフア１６７から
CSMCL１３９へ“バツフア空”信号を転送
するために、線１７２が設けられる。 レジスタ１７３は現に許可されているステ
ーシヨンの数Ｎ（aut）、即ち本発明に従つた
周期的な回線交換フレームの使用を許可され
ているステーシヨンの数を記憶する。レジス
タ１７３の内容、即ちＮ（aut）は線１７５を
介してCSMCL１３９へ与えられる。レジス
タ１７３の内容はCSMCL１３９からのそれ
ぞれの制御信号によつて増大又は減少されう
る。レジスタ１７３の内容は線１７７の信号
によつてゼロへリセツトされうる。 他のレジスタ１７９は許可されるステーシ
ヨンの可能な最大数Ｎ（max）を記憶するた
めに設けられる。ロード入力１８１はＮ
（max）の値を、たとえば手動的にセツトす
るために設けられる。 比較ユニツト１８３はレジスタ１７３及び
１７９へ接続され、それぞれの内容であるＮ
（aut）及びＮ（max）を比較してその２進結
果信号、Ｎ（aut）＜Ｎ（max）又はＮ（aut）＝
Ｎ（max）をCSMCL１３９に与える。 ２ステージ・カウンタ及び比較ユニツト１
８５はレジスタ１７３から線１８７を介して
Ｎ（aut）を受取るように接続される。このカ
ウンタはCSMCL１３９から線１８９に与え
られる制御信号によつて起動される。CSフ
レームの情報フイールド、即ちCSスロツト
列が開始する場合（これはRAC３９から線
９９を介してCSMCL１３９へ与えられる
“CSデータ・ブロツク送信”信号によつて通
知される）、これはＮ（列）＝Ｎ（aut）×72の値
に達するまで（タイミング信号線８５に与え
られる）各ビツト・クロツク・パルスによつ
て前進される。この値はＮ（aut）×CSスロツ
ト（各々９×８＝72ビツト）の列に必要なビ
ツトの数であり、この値に達するとき、カウ
ンタ及び比較ユニツト１８５は線１９１を介
してCSMCL１３９へ停止信号を与える。こ
の結果、線１０１を介してRACへ通知信号
が与えられるので、終了デリミツタによつて
CSスロツト列が終了される。 前記したように、CSモニタ２３に関連す
るRAC３９は通常のステーシヨンに関連す
るRAC３９とは異なる幾つかの機構を有す
る。 第９に示すように、通常のタイマ８３に関
連してCSインターバル・タイマ８７が新た
に設けられる。このCSインターバル・タイ
マ８７は、その出力線８８に制御論理８９に
対するタイミング信号として、“CSインター
バル時間”信号を規則的に、たとえば１ミリ
秒ごとに供給する。このインターバル期間は
一定にすることができるし、或いはCSイン
ターバル・タイマ８７の回路カードを交換し
たり又はそのスイツチを手動的にセツトして
選択可能にすることもできる。 このRAC３９の制御論理８９は次のよう
な特性を有する。 −“CSインターバル時間”信号の発生後に
次のフレーム・ヘツダが“P1”ビツト時
間に受信される場合、線６９のスイツチ制
御信号及びゲート制御信号GT３−３が付
勢されて通過中のフレーム・ヘツダにある
優先順位ビツトP1を“１”へ変更させる。 −次の終了デリミツタが生ずる場合、まず線
６９のスイツチ制御信号、線１３７の
ROS選択信号及びゲート制御信号GT２−
２／GT３−１が付勢され、次いでゲート
信号GT３−３又はGT３−２が付勢され
るので、CSフレーム・ヘツダ（CSビツト
＝１、TKビツト＝０）がリリースされ、
それに続いてアイドリング用の“０”ビツ
ト（第１実施例についてはCSスロツト列）
又はアイドリング用の“１”ビツト（第２
実施例については各CSフレームのシーケ
ンス）が生じられる。 −注：“CSインターバル時間”パルスの後に
CSモニタ２３が通過中の次のPSフレー
ム・ヘツダに優先順位ビツトP1をセツト
する場合、CSモニタ２３は一般にCSフレ
ーム・ヘツダをリリースすることができる
前にそれぞれのフレームの終了デリミツタ
が到着するまで待機しなければならない。
しかしながら、CSモニタ２３がPSフレー
ム・ヘツダに優先順位ビツトをセツトしよ
うとする場合は、該CSモニタによつてTK
ビツト＝０であるか否か、即ち当該フレー
ムが使用されていないか否かが検査され
る。もしそうであれば、CSモニタ２３は
直ちにPSフレーム・ヘツダをCSフレー
ム・ヘツダによつて置換する（また以下で
説明するように、CSフレームに対する以
後の伝送及び切換動作を行う）。このこと
が可能となるのは、CSモニタ２３のRAC
３９に１バイトデータ・ストリームの遅延
があるからである。 制御論理８９におけるその後の事象は実施
例のタイプに依存する。 (1) 第１実施例 −与えられた長さのスロツト列を得るため
に、以下の動作が行われる。情報フイール
ド、即ちCSスロツト列が（たとえば線９
９のうちの“CSデータ・ブロツク送信”
信号を介して）開始する場合、制御論理８
９は行先アドレス・フイールド時間の後に
CSモニタ２３へ通知信号を送信する。
CSMCL１３９（第１０図）は前記したよ
うにカウンタ１８５を開始させ、そして
（たとえば“パケツト／ブロツク終了”線
１０１を介して）RAC３９の制御論理へ
カウンタ終了信号を戻す。このようなCS
スロツト列インターバルの終了時に、
RACの制御論理はROS１３５から終了デ
リミツタの伝送を生じさせる（CSフレー
ム・ヘツダがまだ再受信されていなけれ
ば、この後にアイドリング用の“１”ビツ
トを伝送させる）。 −CSフレーム・ヘツダがまだ１回も再受信
されていない場合、CSモニタ２３の制御
論理１３９はRAC３９から“CSデータ・
ブロツク受信”線９７を介して線１６９の
“CSスロツト書込”信号を開始するように
通知され、そしてゲート制御信号GT１−
２が付勢されてヘツダ、行先アドレス・フ
イールド及びCSスロツト列のためにG1ゲ
ート７９を開放させる。 −CSスロツト列の終了デリミツタが伝送さ
れる場合、CSモニタの制御論理１３９は
（RAC３９による開始デリミツタのリリー
ス後に）“CSデータ・ブロツク送信”線９
９を介して（第２循環のために）線１７１
の“CSスロツト読出”信号を開始するよ
うに通知され、続いてゲート制御信号GT
２−１及びGT３−１がデータ・アウト線
１１９からのデータに対するG2ゲート１
２１及びG3ゲート１２７を開放するよう
に付勢される。 (a) もし終了デリミツタの伝送前にCSフ
レーム・ヘツダが受信されるならば、
（第２循環用のCSフレームは第１循環用
のCSフレークの終了デリミツタに直ち
に後続するので）アイドリング用の
“１”は伝送されない。 (b) もしCSフレーム・ヘツダが受信され
る前に終了デリミツタが伝送されるなら
ば、アイドリング用の“１”が伝送され
るけれども、（CSスロツト列バツフア１
６７におけるバツフアリングは必要ない
ので）線１６９の“CSスロツト書込”
信号及び線１７１の“CSスロツト読出”
信号のどちらも付勢されない。そのかわ
りに、開始デリミツタが最初に受信され
る場合、線６９のスイツチ制御信号が付
勢されて受信データを反復（中継）させ
る。 −CSフレーム・ヘツダが２回目に受信され
る場合、制御論理８９によつて発生される
制御信号は現在の状況に依存する。 (a) もしスロツト列がループ遅延より長
く、しかも受信された信号がスロツト列
バツフア１６７へ読込まれているなら
ば、CSモニタ２３の制御論理１３９は
（線９７の“CSデータ・ブロツク受信”
信号を脱勢することによつて）線１６９
の“CSスロツト書込”信号を停止させ
るように通知される。 CSスロツト列バツフア１６７の読出
しが継続し、そして（スロツト列の最後
のスロツトを読出した後）該バツフアが
空になると、線１７２のバツフア空信号
は制御論理１３９に作用して該バツフア
に対する線１７１の“CSスロツト読出”
信号を停止させ、また線１０１を介して
RACへ終了指示信号を転送させる。こ
の時点で、諸制御信号が発生され、これ
により終了デリミツタ、開始デリミツ
タ、通常のPSフレーム・ヘツダ及びそ
れに続くアイドリング用の“１”が伝送
される。次いで、このCSスロツト列の
終了デリミツタが受信される場合、アイ
ドリング用の“１”が停止され、そして
線６９のスイツチ制御信号は受信データ
信号を反復するように変更される。 (b) もしスロツト列がループの遅延より短
かく、しかもバツフアリングが行われて
いなければ（受信データが直ちに反復さ
れる）、CSフレーム・ヘツダを通常の
PSフレーム・ヘツダで置換し、この後
にアイドリング用の“１”を伝送するた
めに諸制御信号が発生される。終了デリ
ミツタが受信される場合、線６９のスイ
ツチ制御信号は（アイドリング用の
“１”ビツトを送信するかわりに）受信
データ信号を反復するように変更され
る。 (2) 第２実施例 −CSフレームの開始デリミツタが最初に受
信される場合、RAC３９中の制御信号は
受信データ信号を反復するために線６９の
スイツチ制御信号を変更させる。 −自由トークン指示を有するCSフレーム・
ヘツダが受信される場合、CSフレーム・
ヘツダを通常のPSフレーム・ヘツダで置
換し且つそれに続いてアイドリング用の
“１”ビツトを伝送するためにRAC３９に
よつて諸制御信号が発生される。次いで、
（PSフレーム・ヘツダに先行する）開始デ
リミツタが受信される場合、RAC３９か
ら線６９に生ぜられるスイツチ制御信号は
反復を行う（アイドリング用の“１”ビツ
トの伝送を停止）ように変更される。 Ｂ(5) タイマ８３によつて発生されるタイミン
グ信号 第１１Ａ図及び第１１Ｂ図は、タイマ８３
によつて発生される種々のタイミング信号
TSの関係を示す。 タイマ８３はデータ・ストリームから抽出
されたビツト・クロツクを線７３及び８１を
介して受取り、また開始デリミツタのコード
違反が認識されたとき、パルスを受取る。ま
たタイマ８３は、制御論理８９から線９５を
介して(a)必要とされるヘツダ拡張バイトのタ
イミング、(b)データ・パケツト／データ・ブ
ロツクの終了、(c)受信されたCSフレームを
受取る。 第１１Ａ図は各フレームごとに発生される
タイミング信号として、バイト・クロツク、
ヘツダ時間（２又は３バイト）、CS／P1／
P2／TK／EX／MC／RS／RS（ヘツダの第
１バイト中にある各１ビツト・パルス）、拡
張バイト時間（オプシヨン・１バイト）、行
先アドレス時間（１バイト）、情報フイール
ド時間（可変長、行先アドレスの終了ととも
に開始し且つ制御論理８９から終了信号が受
取られるときに終了する）をそれぞれ示して
いる。もしヘツダ拡張バイト時間信号が付勢
されるならば、行先アドレス時間及び情報フ
イールド時間の開始点は１バイト期間だけシ
フトされる。 第１１Ｂ図はCSスロツト列における諸フ
イールドを区別するための追加のタイミング
信号として、Ｆ／Ｂ時間（１ビツト・パル
ス）、行先アドレス・フイールド時間（１バ
イト−最上位ビツト）、CSデータ・ブロツ
ク・フイールド時間（８バイト）をそれぞれ
示している。これらの信号は反復され、情報
フイールド時間信号と同じ時間期間にわたつ
て活勢である。しかしながら、これらの信号
が発生されるのは、（制御論理８９から線９
５を介して通知されるように）CSフレー
ム・ヘツダが受信される場合だけである。
第１図は本発明を包含するリング伝送方式のブ
ロツク図、第２ａ図はデータ・ビツトを伝送する
ために使用される波形を示す図、第２ｂ図はフレ
ームを区切るデリミツタのために使用される波形
を示す図、第３図はデータ伝送用の基本フレーム
形式を示す図、第４図はスロツト列を介して同期
的データを伝送するために使用される特殊なフレ
ーム形式を示す図、第５図はCSスロツト列を含
む１フレームを与えるための本発明の第１実施例
に従つたフレーム・シーケンスを示す図、第６図
はCSフレームのシーケンスを与えるための本発
明の第２実施例に従つたフレーム・シーケンスを
示す図、第７図は１ステーシヨンの構成要素及び
そのインターフエース線を示す図、第８図はリン
グ挿入スイツチ（RIS）のブロツク図、第９図は
リング・アクセス制御（RAC）のブロツク図、
第１０図はCSモニタの追加の構成要素を示すブ
ロツク図、第１１Ａ図は各フレームごとにタイマ
によつて発生されるタイミング信号を示す図、第
１１Ｂ図はCSスロツト列における諸フイールド
を区別するために発生される追加のタイミング信
号を示す図である。 １１……伝送リング、１３〜１９……データ端
末ユニツト（DTU）、２１……リング・モニタ、
２３……回線交換（CS）モニタ、２５〜３５…
…リング・アダプタ（RA）、３７……リング挿
入スイツチ（RIS）、３９……リング・アクセス
制御（RAC）。
ロツク図、第２ａ図はデータ・ビツトを伝送する
ために使用される波形を示す図、第２ｂ図はフレ
ームを区切るデリミツタのために使用される波形
を示す図、第３図はデータ伝送用の基本フレーム
形式を示す図、第４図はスロツト列を介して同期
的データを伝送するために使用される特殊なフレ
ーム形式を示す図、第５図はCSスロツト列を含
む１フレームを与えるための本発明の第１実施例
に従つたフレーム・シーケンスを示す図、第６図
はCSフレームのシーケンスを与えるための本発
明の第２実施例に従つたフレーム・シーケンスを
示す図、第７図は１ステーシヨンの構成要素及び
そのインターフエース線を示す図、第８図はリン
グ挿入スイツチ（RIS）のブロツク図、第９図は
リング・アクセス制御（RAC）のブロツク図、
第１０図はCSモニタの追加の構成要素を示すブ
ロツク図、第１１Ａ図は各フレームごとにタイマ
によつて発生されるタイミング信号を示す図、第
１１Ｂ図はCSスロツト列における諸フイールド
を区別するために発生される追加のタイミング信
号を示す図である。 １１……伝送リング、１３〜１９……データ端
末ユニツト（DTU）、２１……リング・モニタ、
２３……回線交換（CS）モニタ、２５〜３５…
…リング・アダプタ（RA）、３７……リング挿
入スイツチ（RIS）、３９……リング・アクセス
制御（RAC）。
Claims (1)
- 【特許請求の範囲】 １ 方向性の伝送リングへ複数のステーシヨンを
接続し、フレーム・ヘツダ及びトークン指示を前
記伝送リングを介して循環させることによつて、
送信すべき情報を有するステーシヨンの前記伝送
リングへのアクセスを制御するようにした情報伝
送方式において： 特定の表示によつて識別される回線交換式伝送
のためのフレーム・ヘツダを周期的インターバル
でリリースするように回線交換モニタ・ステーシ
ヨンが前記伝送リングに接続され、 前記複数のステーシヨンのうち前記回線交換モ
ニタ・ステーシヨンによつて前以て許可されたス
テーシヨンだけが、自由トークン指示を伴う前記
回線交換式伝送のためのフレーム・ヘツダを認識
して同期的なデータ・ブロツクを送信することが
できるようにされ、 前記周期的インターバルの間に前記許可された
ステーシヨンから送信すべきすべての周期的デー
タ・ブロツクが送信された後、前記複数のステー
シヨンのうち任意のステーシヨンが非同期的なデ
ータ・パケツトを送信することができるように、
前記回線交換モニタ・ステーシヨンによつて自由
トークン指示を伴い且つ前記特定の表示を持たな
いパケツト交換式伝送のためのフレーム・ヘツダ
がリリースされるようにした、情報伝送方式。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP80107706A EP0054077B1 (en) | 1980-12-08 | 1980-12-08 | Method of transmitting information between stations attached to a unidirectional transmission ring |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171973A Division JPH021652A (ja) | 1980-12-08 | 1988-07-12 | 情報伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57129051A JPS57129051A (en) | 1982-08-10 |
| JPS6358499B2 true JPS6358499B2 (ja) | 1988-11-16 |
Family
ID=8186923
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159540A Granted JPS57129051A (en) | 1980-12-08 | 1981-10-08 | Information transmission system |
| JP63171973A Pending JPH021652A (ja) | 1980-12-08 | 1988-07-12 | 情報伝送方式 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171973A Pending JPH021652A (ja) | 1980-12-08 | 1988-07-12 | 情報伝送方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4482999A (ja) |
| EP (1) | EP0054077B1 (ja) |
| JP (2) | JPS57129051A (ja) |
| DE (1) | DE3069679D1 (ja) |
Families Citing this family (92)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE33181E (en) * | 1981-02-03 | 1990-03-13 | Hitachi, Ltd. | Data transmission system adapted to facilitate detection of safe receipt of a transmitted data frame by a receiving station |
| JPS586637A (ja) * | 1981-07-06 | 1983-01-14 | Hitachi Ltd | ル−プ式デ−タウエイシステムの回線制御方法 |
| US4509117A (en) * | 1982-05-03 | 1985-04-02 | General Signal Corporation | Communications network access rights arbitration |
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