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JPS6354800A - Manufacture of multilayer printed interconnection board - Google Patents

Manufacture of multilayer printed interconnection board

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Publication number
JPS6354800A
JPS6354800A JP19929986A JP19929986A JPS6354800A JP S6354800 A JPS6354800 A JP S6354800A JP 19929986 A JP19929986 A JP 19929986A JP 19929986 A JP19929986 A JP 19929986A JP S6354800 A JPS6354800 A JP S6354800A
Authority
JP
Japan
Prior art keywords
printed wiring
multilayer printed
layer
wiring board
circuit pattern
Prior art date
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Granted
Application number
JP19929986A
Other languages
Japanese (ja)
Other versions
JPH0366831B2 (en
Inventor
英夫 町田
井沢 信一
川上 伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon CMK Corp
CMK Corp
Original Assignee
Nippon CMK Corp
CMK Corp
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Filing date
Publication date
Application filed by Nippon CMK Corp, CMK Corp filed Critical Nippon CMK Corp
Priority to JP19929986A priority Critical patent/JPS6354800A/en
Publication of JPS6354800A publication Critical patent/JPS6354800A/en
Publication of JPH0366831B2 publication Critical patent/JPH0366831B2/ja
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  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は絶縁板の片面あるいは両面に複数の回路を積層
して設けた多層プリント配線板の製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a multilayer printed wiring board in which a plurality of circuits are laminated on one or both sides of an insulating board.

[従来の技術] 絶縁板の片面あるいは両面に導通回路を多層に積層した
多層プリント配線板としては実公昭55−42460号
公報所載の考案が公知である。
[Prior Art] A device disclosed in Japanese Utility Model Publication No. 55-42460 is known as a multilayer printed wiring board in which conductive circuits are laminated in multiple layers on one or both sides of an insulating board.

しかして、かかる多層プリント配線板の製造に当っては
、絶縁板に銅箔を張設した銅張積層板を使用して、第1
層目の回路パターンをプリント配線した後、かかる第1
層目の回路パターン上に絶縁層を介して第2層目の回路
パターンを化学的および電気的に被着することにより、
片面に2層の回路パターンを有する多層プリント配線板
が提供されている。
Therefore, when manufacturing such a multilayer printed wiring board, a copper-clad laminate in which copper foil is stretched over an insulating plate is used, and the first
After printing the circuit pattern of the first layer,
By chemically and electrically depositing the second layer circuit pattern on the second layer circuit pattern via the insulating layer,
Multilayer printed wiring boards are provided that have two layers of circuit patterns on one side.

かかる2層回路の多層プリント配線板の製造工程を示す
のが第5図であり、第6図が同工程により製造された多
層プリント配線板の部分拡大断面図である。
FIG. 5 shows the manufacturing process of a multilayer printed wiring board with such a two-layer circuit, and FIG. 6 is a partially enlarged sectional view of the multilayer printed wiring board manufactured by the same process.

しかして、第5図に示す如く、素材(銅張聞層板)の裁
断、第1層目の回路パターンの印刷。
Then, as shown in FIG. 5, the material (copper clad laminate) was cut and the circuit pattern of the first layer was printed.

エツチングの各工程にて第1層目の回路パターンを形成
する。
A first layer circuit pattern is formed in each etching process.

しかる後、第1層目の回路パターンのうちの第2層目の
回路パターとの接合部を除いて、同回路パターン上側に
アンダレジスl布工程によって絶縁層を形成した後、こ
の絶縁層上側に第2層目の回路パターン形成に必要なメ
ッキ用下地をバインダー塗布工程によって形成する。
After that, an insulating layer is formed on the upper side of the first layer circuit pattern except for the joint part with the second layer circuit pattern by an underregistration fabric process, and then an insulating layer is formed on the upper side of this insulating layer. A plating base necessary for forming the second layer circuit pattern is formed by a binder coating process.

さらに、前記メッキ用下地に対する密着強度を向上すべ
く、同メッキ用下地の表面粗化処理を施すとともにメッ
キ前処理、無電解銅ノー2キおよび電解銅メッキ後、第
2層目の回路パターン印刷。
Furthermore, in order to improve the adhesion strength to the plating base, the surface of the plating base is roughened, and a second layer circuit pattern is printed after plating pretreatment, electroless copper nozzle, and electrolytic copper plating. .

エツチングの各工程によって第゛′2層目の回路パター
ンを形成する。
A circuit pattern for the second layer is formed by each etching process.

その後、エツチングレジスト剥離並びにソルダーレジス
ト塗布工程後、マーク印刷、外形及び穴加工を行なうこ
とにより、所要の2層プリント配線板を製造することが
できる。
Thereafter, after etching resist peeling and solder resist coating steps, mark printing, contouring and hole processing are carried out to produce a desired two-layer printed wiring board.

第6rAにおいて、lは絶縁板、2は第1層目の回路パ
ターン、3は同回路パターン2における第2層日の回路
パターン4との接続部(ターミナル)、5は第1層目と
第2層目の回路パターン2.4間に介層された絶縁層、
7はソルダーレジストをそれぞれ示すものである。
In the 6th rA, l is an insulating plate, 2 is a circuit pattern on the first layer, 3 is a connection part (terminal) of the same circuit pattern 2 with the circuit pattern 4 on the second layer, and 5 is a connection part between the first layer and the circuit pattern 4 on the second layer. an insulating layer interposed between the second layer circuit patterns 2.4;
7 each indicate a solder resist.

[発明が解決しようとする問題点] さて、第5図示の製造工程により多層プリント配線板を
製造する場合、第1層目の回路パターン2上側に絶縁層
6を介層して第2層目の回路パターン4を形成するので
あるが、かかる第2層目の回路パターン4は絶縁層6上
にメッキ用下地を形成した後、後段の電解銅メッキに必
要な無電解銅メッキを施すのであるが、この無電解銅メ
ッキの密着性を向上すべく、前記メッキ用下地の表面粗
化処理を施すのが通常である。
[Problems to be Solved by the Invention] Now, when manufacturing a multilayer printed wiring board by the manufacturing process shown in FIG. The circuit pattern 4 of the second layer is formed by forming a plating base on the insulating layer 6, and then applying electroless copper plating necessary for the subsequent electrolytic copper plating. However, in order to improve the adhesion of this electroless copper plating, the surface of the plating base is usually subjected to surface roughening treatment.

しかるに、かかるメッキ用下地の表面粗化処理は通常、
クロム−硫酸の混酸によって処理するのであるが、この
際、前記第1層目の回路パターン2のうちの第2層目の
回路パターン4との接合部3が露出しているため、これ
が前記メッキ用下地の表面粗化の処理に使用されるため
クロム−硫酸め混酸によって腐食され、この腐食が著し
いときには、第1層目の回路パターン2と第2層目の回
路パターン4の電気的な導通が損われ、回路の断線を生
じさせる等の欠点を有するものであった。
However, the surface roughening treatment of the plating base is usually
The treatment is carried out using a mixed acid of chromium and sulfuric acid, but at this time, the joint portion 3 of the first layer circuit pattern 2 with the second layer circuit pattern 4 is exposed, so this is not covered by the plating. Because it is used to roughen the surface of the substrate, it is corroded by a mixed acid such as chromium and sulfuric acid, and when this corrosion is severe, electrical continuity between the circuit pattern 2 of the first layer and the circuit pattern 4 of the second layer is lost. This has disadvantages such as damage to the circuit and disconnection of the circuit.

因って5本発明は前記従来の多層プリント配線板の製造
方法における欠点に鑑みて開発されたもので、多層プリ
ント配線板の製造工程におけるメッキ用下地の粗面化処
理によって回路パターンに電気的および物理的な特性の
劣化を生じさせることのなく製造することのできる多層
プリント配線板の製造方法の提供を目的とするものであ
る。
Therefore, the present invention was developed in view of the drawbacks of the conventional method for manufacturing multilayer printed wiring boards, and it is possible to roughen the plating base during the manufacturing process of multilayer printed wiring boards, thereby creating an electrical pattern in the circuit pattern. Another object of the present invention is to provide a method for manufacturing a multilayer printed wiring board that can be manufactured without causing deterioration of physical characteristics.

[問題点を解決するための手段] 本発明の多層プリント配線板の製造方法は、絶縁板の片
面あるいは両面に絶縁層を介層して複数の回路を設けた
多層プリント配線板の製造方法において、 前記絶縁層上側に回路を被着する際の下地層の表面粗化
処理に先き立って、尭該絶縁層により被覆されない回路
の露出部を保護する保護皮膜を形成した後、前記下地層
の表面粗化処理を施すことを特徴とするものである。
[Means for Solving the Problems] The method for manufacturing a multilayer printed wiring board of the present invention is a method for manufacturing a multilayer printed wiring board in which a plurality of circuits are provided on one or both sides of an insulating board with an insulating layer interposed therebetween. , Prior to the surface roughening treatment of the underlayer when applying a circuit on the upper side of the insulating layer, a protective film is formed to protect the exposed portion of the circuit not covered by the insulating layer, and then the underlayer is coated with the underlayer. It is characterized by subjecting it to surface roughening treatment.

[作用] 本発明の多層プリント配線板の製造方法はメッキ用下地
の表面粗化の処理工程に先き立って、回路パターン中の
接合部あるいはその他の露出部に4y、護皮膜を形成し
、かかる保護皮膜によりメッキ用下地の表面粗化処理工
程によって回路パターン中の接合部あるいはその他の露
出部の電気的、物理的特性の劣化を防止するものである
[Function] The method for manufacturing a multilayer printed wiring board of the present invention includes forming a protective film on the joints or other exposed parts of the circuit pattern prior to the surface roughening process of the plating base, Such a protective film prevents deterioration of the electrical and physical characteristics of joints or other exposed parts in the circuit pattern due to the surface roughening process of the plating base.

[実施例] 以下、本発明プリント配線板の製造方法の実施例を図面
とともに説明する。
[Example] Hereinafter, an example of the method for manufacturing a printed wiring board of the present invention will be described with reference to the drawings.

(第1実施例) 第1図、第2図は本発明多層プリント配線板の製造方法
の第1実施例を示す拡大要部断面図。
(First Embodiment) FIGS. 1 and 2 are enlarged cross-sectional views of essential parts showing a first embodiment of the method for manufacturing a multilayer printed wiring board of the present invention.

第4図は同工程説IJJ図である。FIG. 4 is an IJJ diagram of the same process.

当該実施例の場合に゛は絶縁板lOの両面に第1層及び
第2層の回路パターン11.11’。
In the case of this embodiment, "first layer and second layer circuit patterns 11 and 11' are formed on both sides of the insulating plate IO.

14.14’を設けた両面2層プリント配線板20を形
成する実施例を示している。
An example of forming a double-sided two-layer printed wiring board 20 provided with 14 and 14' is shown.

さて、第1図において、11.11’は絶縁板10の両
面に形成した第1層目の回路パターンでこの回路パター
ン11.11’を導通するスルーホール15を貫通した
接合?B(ランド)lla。
Now, in FIG. 1, 11.11' is the first layer circuit pattern formed on both sides of the insulating plate 10, and the connection is made through the through hole 15 that conducts this circuit pattern 11.11'. B(land)lla.

11a′を有する。11a'.

また、この回路パターン11.11’の形成に当っては
、第4図に示す如く、両面銅張積層板を素材として使用
し、かかる両面銅張積層板を所要の形状に裁断した後、
第1層目の回路パターン11.11’に対応するパター
ン印刷をシルク印刷にて施し、しかる後、エツチングす
ることにより回路パターン11.11’を形成したもの
である。
Furthermore, in forming the circuit patterns 11 and 11', as shown in FIG.
A pattern corresponding to the circuit pattern 11.11' of the first layer is printed by silk printing, and then etched to form the circuit pattern 11.11'.

斯様にして、絶縁板10の両面に第1層の回路パターン
11.11’を形成することができるのであるが、この
第1層の回路パターン11゜11’の形成後、当該第1
層の回路パターン11.11’(7)うちの前記接合部
11a。
In this way, the first layer circuit patterns 11.11' can be formed on both sides of the insulating plate 10. After the first layer circuit patterns 11.11' are formed, the first layer circuit patterns 11.11' are
The junction 11a of the layer circuit pattern 11.11' (7).

11a’を除く部分に第4図のアンダーレジスト塗布工
程により絶縁層12.12’を形成して被覆する。
Insulating layers 12 and 12' are formed and covered on the portions other than 11a' by the under resist coating process shown in FIG. 4.

さらに、その後、前記接合部11a、lla’を除く絶
縁層12.12’上側に第4図のバインダー塗布工程に
よりメッキ用下地13.13’を形成する。
Furthermore, after that, a plating base 13.13' is formed on the upper side of the insulating layer 12.12' except for the joint parts 11a and lla' by a binder coating process shown in FIG. 4.

当該メッキ用下地13.13’の形成後、通常のメッキ
用下地13.13’の表面粗化の処理工程に先き立って
、前記第1層目の回路パターン11.11’のうちの接
合部11 a 、 11 a ’、が露出しており、か
かる露出部分としての各接合部11a、lla’の表面
に保護皮膜16.16’を形成してこれを被覆する。
After forming the plating base 13.13', and prior to the normal surface roughening process of the plating base 13.13', bonding of the first layer circuit patterns 11.11' is performed. The portions 11a, 11a' are exposed, and a protective film 16, 16' is formed on the surface of each joint portion 11a, lla' as the exposed portion to cover this.

しかして、かかる保護皮膜16.16’の形成工程にお
いては、第1層目の回路パターン11゜11′のうちの
接合部11a、lla’を形成する銅箔に対して容易に
反応するアルキイミダゾールを反応せしめて、錯体によ
る保護皮膜16゜16’を形成する実施例について以下
に説明する。
Therefore, in the process of forming the protective film 16, 16', alkiimidazole, which easily reacts with the copper foil forming the joint portions 11a and lla' of the first layer circuit pattern 11°11', is used. An example in which a protective film 16°16' of a complex is formed by reacting the following will be described below.

尚、以下の実施例において使用するアルキイミダゾール
としては、これを主成分とするグリホールR液(四国化
成工業株式会社製)を使用して実施する場合について説
明する。
In addition, as the alkiimidazole used in the following examples, a case will be described in which Glyhol R liquid (manufactured by Shikoku Kasei Kogyo Co., Ltd.) containing this as the main component is used.

第1層目の回路パターン11.11’の接合部11a、
lla’たる銅箔表面を界面活性剤等により脱脂処理を
行うとともに当該銅箔表面上に被覆されている酸化皮膜
を20%過硫酸アンモニウム水溶液にて除去する。
Joint part 11a of first layer circuit pattern 11.11',
The surface of the copper foil is degreased with a surfactant or the like, and the oxide film coated on the surface of the copper foil is removed with a 20% aqueous ammonium persulfate solution.

また、醇化皮膜の除去処理後、これの洗浄処理を行った
後、50℃に管理されたアルキイミダゾール建浴液(四
国化成工業株式会社製グリホールR液を使用)中に3分
間浸漬することにより、アルキイミダゾールが選択的に
前記接合部11a、lla’の銅箔に反応して、同接合
部11a、lla’表面上にフルキイミダゾール皮膜に
よる保護皮膜16.16’が形成される。
In addition, after removing the oxidized film and cleaning it, it was immersed for 3 minutes in an alkiimidazole bathing solution (using Grihol R solution manufactured by Shikoku Kasei Kogyo Co., Ltd.) controlled at 50°C. The alkiimidazole selectively reacts with the copper foil of the bonding portions 11a and lla', and a protective film 16, 16' of the flukiimidazole film is formed on the surfaces of the bonding portions 11a and lla'.

さらに、接合部11a、lla’以外の表面に付若した
アルキイミダゾール液を水洗により除去した後、150
℃にて15分間熱処理を施すこよにより、前記保護皮膜
18.16’の化学的、物理的強度を向上せしめること
ができる。
Furthermore, after removing the alkyimidazole solution attached to the surfaces other than the joint parts 11a and lla' by washing with water,
By performing heat treatment at .degree. C. for 15 minutes, the chemical and physical strength of the protective coating 18, 16' can be improved.

因って、接合部11a、11a’に保護皮膜16.16
’を形成した後、第4図の表面粗化工程により、第2図
示のメッキ用下地13.13’の表面粗化処理を行なう
、すなわち、クロム−硫酸の混酸によるメッキ用下地1
3.13’の表面粗化工程の完了後、前記接合部11a
、lla’上に形成されている保護皮膜16.16′を
50℃に浴管理された15%の塩酸水溶液にて除去する
Therefore, a protective film 16.16 is applied to the joint portions 11a and 11a'.
After forming the plating base 13 and 13' shown in FIG. 2, the surface roughening process shown in FIG.
3. After completion of the surface roughening step of 13', the joint portion 11a
, lla' are removed with a 15% aqueous hydrochloric acid solution kept at 50°C.

さらに、第2図にては具体的に示していないが、前記処
理工程を経た後、第4図示のメッキ前処理工程以下の各
工程を経て、所要の両面2層プリント配線板20を形成
するものである。
Further, although not specifically shown in FIG. 2, after the above-mentioned treatment process, the required double-sided two-layer printed wiring board 20 is formed through each process including the plating pretreatment process shown in FIG. 4. It is something.

(第2実施例) 第3図は、本発明プリント配線板の製造方法の第2実施
例を示す拡大要部断面図である。
(Second Embodiment) FIG. 3 is an enlarged cross-sectional view of essential parts showing a second embodiment of the method for manufacturing a printed wiring board of the present invention.

かかる実施例の場合には、前記第1実施例のアルキイミ
ダゾールによる保護皮膜16.16’に換えて、第1層
目の回路パターン11.11’のうちの接合部11a、
lla’に無電解半田メッキを施して接合部11a、l
la’表面に保護皮膜17.17’を形成して、これを
被覆したものである。
In the case of such an embodiment, in place of the alkyimidazole protective film 16.16' of the first embodiment, the bonding portion 11a of the first layer circuit pattern 11.11',
Electroless solder plating is applied to lla' to form joints 11a and 11a.
A protective film 17, 17' is formed on the la' surface and covered with this.

尚、前記無電解メッキに当っては、その−例として、株
式会社高純度化学研究所製−8P−28ELによる無電
解半田メッキを挙げることができる。
An example of the electroless plating is electroless solder plating using -8P-28EL manufactured by Kojundo Kagaku Kenkyusho Co., Ltd.

因って、第4図示のメッキ用下地13.13’の表面粗
化工程を、クロム−硫酸の混酸液による処理にて施す際
に、前記接合部11a、lla’を前記無電解半田メッ
キによる保護皮膜17゜17’にて保護しつつ処理する
ことができる。
Therefore, when performing the surface roughening process of the plating base 13, 13' shown in FIG. It can be processed while being protected by a protective film 17°17'.

また、前記クロム−硫酸の混酸液によるメッキ用下2地
13,13’の表面粗化処理の完了後、硝酸系の半田剥
離剤を用いて、保護皮膜17゜17′を剥離した後、前
記第1実施例を同様に第3図にては具体的に示していな
いが、第4図示の各工程を経て、所要の両面2層プリン
ト配線板20を形成するものである。
Further, after completing the surface roughening treatment of the two plating substrates 13, 13' using the mixed acid solution of chromium and sulfuric acid, the protective coatings 17° and 17' were peeled off using a nitric acid-based solder stripping agent. Although the first embodiment is not specifically shown in FIG. 3, the required double-sided, two-layer printed wiring board 20 is formed through the steps shown in FIG. 4.

尚、第1.第2実施例においては、メッキ用下地13.
13’の表面粗化処理を、クロム−硫准の混酸液にて処
理する場合に適する保護皮膜16.16’、17.17
’、すなわち、アルキイミダゾールおよび無電解半田メ
ッキによる皮膜を形成する実施例について述べたもので
あるが、かかる各実施例に限定されず、メッキ用下地1
3.13’の表面粗化処理方法に対して、接合部11a
、lla’を適切に保護し得る保護皮膜を選択して形成
しつつ実施することができる。
In addition, 1st. In the second embodiment, the plating base 13.
Protective coatings 16.16' and 17.17 suitable for surface roughening treatment of 13' with a mixed acid solution of chromium and sulfur.
', that is, an example in which a film is formed by alkyimidazole and electroless solder plating is described, but the present invention is not limited to each example, and the plating base 1
3. For the surface roughening treatment method of 13′, the joint portion 11a
, lla' can be selected and formed while carrying out the process.

また、両面2層プリント配線板に対する実施例を挙げた
が、片面2層プリント配線板等、その他の多層プリント
配線板についても同効作用を以て実施し得るものである
Furthermore, although the embodiment has been given for a double-sided two-layer printed wiring board, it can also be implemented with the same effect for other multilayer printed wiring boards such as a single-sided two-layer printed wiring board.

[発明の効果] 以上の説明から明らかな通り本発明によれば、多層プリ
ント配線板における回路パターン形成工程に於て、メッ
キ用下地を用いて回路パターンを形成する場合の接合部
等の露出回路パターンの損傷を防止し、この種多層プリ
ント配線板の大幅な導通信頼性の向上を図れるとともに
物理的強度の安定性の向上を図れ、品質、精度に優れた
多層プリント配線板を提供することができる。
[Effects of the Invention] As is clear from the above description, according to the present invention, exposed circuits such as joints are removed when a circuit pattern is formed using a plating base in a circuit pattern forming process on a multilayer printed wiring board. It is possible to prevent damage to patterns, significantly improve the conduction reliability of this type of multilayer printed wiring board, improve the stability of physical strength, and provide a multilayer printed wiring board with excellent quality and precision. can.

【図面の簡単な説明】[Brief explanation of drawings]

第1図、第2図は本発明多層プリント配線板の第1実施
例を示す拡大要部断面図、第3図は同第2実施例を示す
拡大要部断面図、第4図は、本発明多層プリント配線板
の製造工程を示す説明図、第5図は従来の多層プリント
配線板の製造工程を示す説明図、第6図は従来の多層プ
リント配線板の部分拡大図である。 10・・・絶縁板 11.11’・・・第1層目の回路パターン11 a 
、 11 a ’ ・・・接合部12.12’・・・絶
縁層 13.13’・・・メッキ用下地 − 14,14’・・・第2層目の回路パターン15・・・
スルーホール 16.16’、17.17’・・・保護皮膜20・・・
多層プリント配線板 第1図 2n 囮、多層プリント配線板 第2図 匡士工 第″5図 匠二 ♂コ
1 and 2 are enlarged cross-sectional views of essential parts showing the first embodiment of the multilayer printed wiring board of the present invention, FIG. 3 is an enlarged cross-sectional view of essential parts showing the second embodiment of the same, and FIG. FIG. 5 is an explanatory diagram showing the manufacturing process of the inventive multilayer printed wiring board, FIG. 5 is an explanatory diagram showing the manufacturing process of the conventional multilayer printed wiring board, and FIG. 6 is a partially enlarged view of the conventional multilayer printed wiring board. 10... Insulating plate 11. 11'... First layer circuit pattern 11 a
, 11a'...Joint portion 12.12'...Insulating layer 13.13'...Plating base -14,14'...Second layer circuit pattern 15...
Through holes 16.16', 17.17'...protective film 20...
Multilayer printed wiring board Figure 1 2n Decoy, Multilayer printed wiring board Figure 2 Masashiko Figure 5 Takumi ♂ko

Claims (3)

【特許請求の範囲】[Claims] (1)絶縁板の片面あるいは両面に絶縁層を介層して複
数の回路を設けた多層プリント配線板の製造方法におい
て、 前記絶縁層上側に回路を被着する際の下地 層の表面粗化処理に先き立って、当該絶縁板により被覆
されない回路の露出部を保護する保護被膜を形成した後
、前記下地層の表面粗化処理を施すことを特徴とする多
層プリント配線板の製造方法。
(1) In a method for manufacturing a multilayer printed wiring board in which a plurality of circuits are provided on one or both sides of an insulating board with an insulating layer interposed therebetween, surface roughening of the underlying layer when a circuit is attached to the upper side of the insulating layer is performed. A method for producing a multilayer printed wiring board, which comprises, prior to the treatment, forming a protective film that protects exposed portions of the circuit that are not covered by the insulating plate, and then subjecting the base layer to surface roughening treatment.
(2)前記保護皮膜はアルキイミダゾールにて形成する
ことを特徴とする特許請求の範囲第1項記載の多層プリ
ント配線板の製造方法。
(2) The method for manufacturing a multilayer printed wiring board according to claim 1, wherein the protective film is formed of alkiimidazole.
(3)前記保護皮膜は半田メッキにて形成することを特
徴とする特許請求の範囲第1項記載の多層プリント配線
板の製造方法。
(3) The method for manufacturing a multilayer printed wiring board according to claim 1, wherein the protective film is formed by solder plating.
JP19929986A 1986-08-25 1986-08-25 Manufacture of multilayer printed interconnection board Granted JPS6354800A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19929986A JPS6354800A (en) 1986-08-25 1986-08-25 Manufacture of multilayer printed interconnection board

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JP19929986A JPS6354800A (en) 1986-08-25 1986-08-25 Manufacture of multilayer printed interconnection board

Publications (2)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0271590A (en) * 1988-09-06 1990-03-12 Mitsubishi Electric Corp Substrate for hybrid ic

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52156375A (en) * 1976-06-22 1977-12-26 Nippon Electric Co Method of producing multilayer circuit substrate
JPS5398096A (en) * 1977-02-08 1978-08-26 Nec Corp Production of thin film metal resistor
JPS60124891A (en) * 1983-12-09 1985-07-03 セイコーエプソン株式会社 Method of producing printed circuit board
JPS6167989A (en) * 1984-09-11 1986-04-08 三洋電機株式会社 Method of producing multilayer circuit board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52156375A (en) * 1976-06-22 1977-12-26 Nippon Electric Co Method of producing multilayer circuit substrate
JPS5398096A (en) * 1977-02-08 1978-08-26 Nec Corp Production of thin film metal resistor
JPS60124891A (en) * 1983-12-09 1985-07-03 セイコーエプソン株式会社 Method of producing printed circuit board
JPS6167989A (en) * 1984-09-11 1986-04-08 三洋電機株式会社 Method of producing multilayer circuit board

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0271590A (en) * 1988-09-06 1990-03-12 Mitsubishi Electric Corp Substrate for hybrid ic

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