JPS6352805B2 - - Google Patents
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- JPS6352805B2 JPS6352805B2 JP56003630A JP363081A JPS6352805B2 JP S6352805 B2 JPS6352805 B2 JP S6352805B2 JP 56003630 A JP56003630 A JP 56003630A JP 363081 A JP363081 A JP 363081A JP S6352805 B2 JPS6352805 B2 JP S6352805B2
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- transistor
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- collector
- emitter
- logic circuit
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- 229920006395 saturated elastomer Polymers 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000969 carrier Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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- 238000004519 manufacturing process Methods 0.000 description 2
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- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
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- Logic Circuits (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、インテグレーテツド・インジエク
シヨン・ロジツク回路に係り、特にその反転論理
回路に関する。
シヨン・ロジツク回路に係り、特にその反転論理
回路に関する。
一般に、インテグレーテツド・インジエクシヨ
ン・ロジツク（I2L）回路は、複数のゲート端子
がコレクタになつており、縦形のnpn形トランジ
スタと横形のpnpトランジスタで相補形の構成を
したものが対称に２個並んでいる。そして、バイ
ポーラトランジスタでありながら素子間の分離を
必要としないので集積度が向上し、負荷の代わり
に横型pnpトランジスタを用いることにより低消
費電力を実現でき、大規模集積回路（LSI）化に
適している。このような特徴を有するI2L回路の
反転論理回路は第第１図Ａに示すように構成され
ている。すなわち、信号入力端子INに入力され
たデイジタル信号は、トランジスタTr1のベース
に供給されてTr1を導通制御する。このトランジ
スタTr1のコレクタは出力端子OUTに接続され、
エミツタが接地点GNDに接続される。さらに、
電源VEEと入力端子INとの間に、負荷および定電
流源として働くようにしてトランジスタTr2が設
けられる。このトランジスタTr2はVEEにインジ
エクタを接続し、ベースを接地している。そし
て、トランジスタTr1の導通状態により出力端子
OUTには反転出力が得られる。
ン・ロジツク（I2L）回路は、複数のゲート端子
がコレクタになつており、縦形のnpn形トランジ
スタと横形のpnpトランジスタで相補形の構成を
したものが対称に２個並んでいる。そして、バイ
ポーラトランジスタでありながら素子間の分離を
必要としないので集積度が向上し、負荷の代わり
に横型pnpトランジスタを用いることにより低消
費電力を実現でき、大規模集積回路（LSI）化に
適している。このような特徴を有するI2L回路の
反転論理回路は第第１図Ａに示すように構成され
ている。すなわち、信号入力端子INに入力され
たデイジタル信号は、トランジスタTr1のベース
に供給されてTr1を導通制御する。このトランジ
スタTr1のコレクタは出力端子OUTに接続され、
エミツタが接地点GNDに接続される。さらに、
電源VEEと入力端子INとの間に、負荷および定電
流源として働くようにしてトランジスタTr2が設
けられる。このトランジスタTr2はVEEにインジ
エクタを接続し、ベースを接地している。そし
て、トランジスタTr1の導通状態により出力端子
OUTには反転出力が得られる。
第１図Ｂは上記回路を構成する半導体装置の断
面構成を示し、ｎ形の基板上にｎ形のエピタキシ
ヤル層を設け、この層上にｐ形およびｎ形の拡散
層を形成してpnp形およびnpn形トランジスタと
している。なお、図中における記号は第１図Ａで
使用したものに対応している。
面構成を示し、ｎ形の基板上にｎ形のエピタキシ
ヤル層を設け、この層上にｐ形およびｎ形の拡散
層を形成してpnp形およびnpn形トランジスタと
している。なお、図中における記号は第１図Ａで
使用したものに対応している。
このような構成では、エピタキシヤル層に蓄積
される。過剰少数キヤリア（正孔）、およびトラ
ンジスタTr1のストレージ等によりスイツチング
速度が高速となり得ない欠点があつた。
される。過剰少数キヤリア（正孔）、およびトラ
ンジスタTr1のストレージ等によりスイツチング
速度が高速となり得ない欠点があつた。
この発明は上記のような事情を鑑みてなされた
もので、その目的とするところは、I2L回路の特
徴である高い集積性を損うことなく高速でスイツ
チング動作可能で、且つ半導体装置として製造工
程が複雑化しない反転論理回路を提供することで
ある。
もので、その目的とするところは、I2L回路の特
徴である高い集積性を損うことなく高速でスイツ
チング動作可能で、且つ半導体装置として製造工
程が複雑化しない反転論理回路を提供することで
ある。
以下、図面を参照してこの発明の一実施例を説
明する。第２図Ａはその構成を示す回路図であ
る。この回路において、信号入力端子INに入力
された信号は、反転論理動作する第１のトランジ
スタTr1のベースに供給されてこのトランジスタ
Tr1を導通制御する。このトランジスタTr1のコ
レクタは出力端子OUTに接続され、エミツタが
接地点GNDに接続される。さらに、電源VEEと入
力端子INとの間に、負荷および定電流源として
働くようにして電流源用の第２のトランジスタ
Tr2が設けられる。そして、第１のトランジスタ
Tr1のコレクタ側出力端子に第３のトランジスタ
Tr3のエミツタが接続され、このトランジスタ
Tr3のベース、コレクタが信号入力端子INおよび
接地点GNDにそれぞれ接続されて、トランジス
タTr1の導通制御に応動する。このトランジスタ
Tr3はトランジスタTr1の飽和時にオン状態とな
り、トランジスタTr2からこのトランジスタTr1
のベースに供給されるベース電流をこのトランジ
スタTr3を介してトランジスタTr1のコレクタへ
分流するようにして成る。
明する。第２図Ａはその構成を示す回路図であ
る。この回路において、信号入力端子INに入力
された信号は、反転論理動作する第１のトランジ
スタTr1のベースに供給されてこのトランジスタ
Tr1を導通制御する。このトランジスタTr1のコ
レクタは出力端子OUTに接続され、エミツタが
接地点GNDに接続される。さらに、電源VEEと入
力端子INとの間に、負荷および定電流源として
働くようにして電流源用の第２のトランジスタ
Tr2が設けられる。そして、第１のトランジスタ
Tr1のコレクタ側出力端子に第３のトランジスタ
Tr3のエミツタが接続され、このトランジスタ
Tr3のベース、コレクタが信号入力端子INおよび
接地点GNDにそれぞれ接続されて、トランジス
タTr1の導通制御に応動する。このトランジスタ
Tr3はトランジスタTr1の飽和時にオン状態とな
り、トランジスタTr2からこのトランジスタTr1
のベースに供給されるベース電流をこのトランジ
スタTr3を介してトランジスタTr1のコレクタへ
分流するようにして成る。
第２図Ｂ，Ｃはそれぞれ上記回路を構成する半
導体装置を示すもので、縦形に形成されたnpn形
トランジスタTr1に隣接したｎ形のエピタキシヤ
ル層上にｐ形の拡散層Ｄを設け、横形のpnp形ト
ランジスタを形成し、出力端子OUTの一端に接
続している。したがつて、特別のプロセスを必要
とせず容易に製造できる。また、高集積性を損う
こともない。このＢおよびＣ図においてＡ図の回
路との対応部は同一符号で示している。
導体装置を示すもので、縦形に形成されたnpn形
トランジスタTr1に隣接したｎ形のエピタキシヤ
ル層上にｐ形の拡散層Ｄを設け、横形のpnp形ト
ランジスタを形成し、出力端子OUTの一端に接
続している。したがつて、特別のプロセスを必要
とせず容易に製造できる。また、高集積性を損う
こともない。このＢおよびＣ図においてＡ図の回
路との対応部は同一符号で示している。
このような構成によれば、トランジスタTr1の
飽和時に、トランジスタTr2からトランジスタ
Tr1のベースに供給されるベース電流をトランジ
スタTr3のコレクタ、エミツタ間およびトランジ
スタTr1のコレクタ、エミツタ間を介して接地点
に導くことができる。従つて、トランジスタTr1
のベースに供給される電流を低減できるので、ト
ランジスタTr1のベース領域直下にエピタキシヤ
ル層中に新たに過剰少数キヤリアが蓄積されるの
を防止でき、上記エピタキシヤル層中に蓄積され
た過剰少数キヤリアは自然消滅する。
飽和時に、トランジスタTr2からトランジスタ
Tr1のベースに供給されるベース電流をトランジ
スタTr3のコレクタ、エミツタ間およびトランジ
スタTr1のコレクタ、エミツタ間を介して接地点
に導くことができる。従つて、トランジスタTr1
のベースに供給される電流を低減できるので、ト
ランジスタTr1のベース領域直下にエピタキシヤ
ル層中に新たに過剰少数キヤリアが蓄積されるの
を防止でき、上記エピタキシヤル層中に蓄積され
た過剰少数キヤリアは自然消滅する。
これによつて、トランジスタTr1の実効的な電
流増巾率βeffが小さくなり、かつこのトランジス
タのしや断周波数fTが高くなり、スイツチング動
作が高速となる。さらに詳しく説明すると、I2L
ゲートの遅延時間tpdは次式で示すように、 βeff＝１／１＋βiβupp ……(2) 2πfT＝ic／Qepi ……(3) βupp：インジエクタがオープンの時の反転論理回
路の電流増幅率 βi：インジエクタの逆方向電流増幅率 ic：反転論理回路のコレクタ電流 Qepi：エピタキシヤル層に蓄積される少数キヤリ
ア で表わされる。この回路構成はβeffを小さくする
こととQepiを小さくすることに相当する。したが
つて、(2)式で示すβiが大きくなり、かつ(3)式で示
すfTは大きくなり、(1)式の分子を小さくし、かつ
分母を大きくするのでtpdは小さくなる。すなわ
ち、遅延時間は小さくなる。
流増巾率βeffが小さくなり、かつこのトランジス
タのしや断周波数fTが高くなり、スイツチング動
作が高速となる。さらに詳しく説明すると、I2L
ゲートの遅延時間tpdは次式で示すように、 βeff＝１／１＋βiβupp ……(2) 2πfT＝ic／Qepi ……(3) βupp：インジエクタがオープンの時の反転論理回
路の電流増幅率 βi：インジエクタの逆方向電流増幅率 ic：反転論理回路のコレクタ電流 Qepi：エピタキシヤル層に蓄積される少数キヤリ
ア で表わされる。この回路構成はβeffを小さくする
こととQepiを小さくすることに相当する。したが
つて、(2)式で示すβiが大きくなり、かつ(3)式で示
すfTは大きくなり、(1)式の分子を小さくし、かつ
分母を大きくするのでtpdは小さくなる。すなわ
ち、遅延時間は小さくなる。
第３図は上記反転論理回路を構成する半導体装
置の他の例を示したもので、第３のトランジスタ
Tr3のエミツタをnpn形トランジスタTr1を囲むよ
うにコの字形に配置して形成したものである。こ
のような構成にすれば、より余剰キヤリアの低減
が効果的に行われるようになるため、さらに反転
論理回路におけるスイツチング速度の高速化が可
能となる。
置の他の例を示したもので、第３のトランジスタ
Tr3のエミツタをnpn形トランジスタTr1を囲むよ
うにコの字形に配置して形成したものである。こ
のような構成にすれば、より余剰キヤリアの低減
が効果的に行われるようになるため、さらに反転
論理回路におけるスイツチング速度の高速化が可
能となる。
以上説明したようにこの発明によれば、余剰キ
ヤリアを効果的に低減できるので、スイツチング
速度が向上でき、且つ高集積性を持ち、製造プロ
セスも複雑化しない反転論理回路が得られる。
ヤリアを効果的に低減できるので、スイツチング
速度が向上でき、且つ高集積性を持ち、製造プロ
セスも複雑化しない反転論理回路が得られる。
第１図Ａ，Ｂそれぞれは従来の反転論理回路を
示す回路図および断面構成図、第２図Ａはこの発
明の一実施例に係る半導体装置の回路図、同じく
ＢおよびＣはそれぞれ上記回路を半導体装置とし
て構成した場合の断面構成および平面を示す図、
第３図は同じく半導体装置とした場合の他の例を
示す平面図である。 Tr1〜Tr3……トランジスタ、IN……入力端
子、OUT……出力端子、VEE……電源。
示す回路図および断面構成図、第２図Ａはこの発
明の一実施例に係る半導体装置の回路図、同じく
ＢおよびＣはそれぞれ上記回路を半導体装置とし
て構成した場合の断面構成および平面を示す図、
第３図は同じく半導体装置とした場合の他の例を
示す平面図である。 Tr1〜Tr3……トランジスタ、IN……入力端
子、OUT……出力端子、VEE……電源。
Claims (1)
- １ インテグレーテツド・インジエクシヨン・ロ
ジツク回路構成の反転論理回路において、複数の
コレクタを有し、これらのコレクタに出力端子が
接続され、ベースが入力端子に接続されるととも
にエミツタが接地点に接続され、反転論理素子と
して働く第１のトランジスタと、この第１トラン
ジスタのベースと電源間に接続され電流源および
負荷として働く第２のトランジスタと、上記第１
トランジスタのコレクタにエミツタが接続される
とともにこの第１トランジスタのベースにコレク
タが接続され、ベースが接地点に接続される第３
のトランジスタとを具備し、上記第３トランジス
タは、上記第１トランジスタの飽和時に導通し
て、上記第２トランジスタから第１トランジスタ
のベースに供給されるベ−ス電流を、この第３ト
ランジスタのコレクタ、エミツタ間および上記第
１トランジスタのコレクタ、エミツタ間を介して
接地点に導くようにして成ることを特徴とする反
転論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003630A JPS57116430A (en) | 1981-01-13 | 1981-01-13 | Inverted logical circuit |
| EP81306108A EP0056191B1 (en) | 1981-01-13 | 1981-12-23 | Integrated injection logic |
| DE8181306108T DE3174027D1 (en) | 1981-01-13 | 1981-12-23 | Integrated injection logic |
| US06/336,275 US4470061A (en) | 1981-01-13 | 1981-12-31 | Integrated injection logic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003630A JPS57116430A (en) | 1981-01-13 | 1981-01-13 | Inverted logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57116430A JPS57116430A (en) | 1982-07-20 |
| JPS6352805B2 true JPS6352805B2 (ja) | 1988-10-20 |
Family
ID=11562808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56003630A Granted JPS57116430A (en) | 1981-01-13 | 1981-01-13 | Inverted logical circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4470061A (ja) |
| EP (1) | EP0056191B1 (ja) |
| JP (1) | JPS57116430A (ja) |
| DE (1) | DE3174027D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| DE3483265D1 (de) * | 1984-06-25 | 1990-10-25 | Ibm | Mtl-speicherzelle mit inhaerenter mehrfachfaehigkeit. |
| DE3631847A1 (de) * | 1986-09-19 | 1988-04-07 | Telefunken Electronic Gmbh | Integrierte schaltungsanordnung |
| KR950011017B1 (ko) * | 1991-07-01 | 1995-09-27 | 미쯔시다덴기산교 가부시기가이샤 | 반도체장치 및 그 제조방법 |
| US5250834A (en) * | 1991-09-19 | 1993-10-05 | International Business Machines Corporation | Silicide interconnection with schottky barrier diode isolation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7107040A (ja) * | 1971-05-22 | 1972-11-24 | ||
| JPS5341078B2 (ja) * | 1974-09-20 | 1978-10-31 | ||
| NL7414273A (nl) * | 1974-11-01 | 1976-05-04 | Philips Nv | Logische schakeling. |
| FR2308206A2 (fr) * | 1975-04-14 | 1976-11-12 | Radiotechnique Compelec | Circuit logique integre a injecteurs de courant |
| JPS5532225A (en) * | 1978-08-24 | 1980-03-06 | Nec Corp | Pulse-current driver for magnetic bubble |
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
| DE3010035A1 (de) * | 1980-03-15 | 1981-10-01 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte halbleiterschaltung |
-
1981
- 1981-01-13 JP JP56003630A patent/JPS57116430A/ja active Granted
- 1981-12-23 DE DE8181306108T patent/DE3174027D1/de not_active Expired
- 1981-12-23 EP EP81306108A patent/EP0056191B1/en not_active Expired
- 1981-12-31 US US06/336,275 patent/US4470061A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0056191A3 (en) | 1983-05-18 |
| DE3174027D1 (en) | 1986-04-10 |
| JPS57116430A (en) | 1982-07-20 |
| US4470061A (en) | 1984-09-04 |
| EP0056191A2 (en) | 1982-07-21 |
| EP0056191B1 (en) | 1986-03-05 |
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