JPS6350072A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
- Publication number
- JPS6350072A JPS6350072A JP19426086A JP19426086A JPS6350072A JP S6350072 A JPS6350072 A JP S6350072A JP 19426086 A JP19426086 A JP 19426086A JP 19426086 A JP19426086 A JP 19426086A JP S6350072 A JPS6350072 A JP S6350072A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate
- thickness
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000001947 vapour-phase growth Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 230000000155 isotopic effect Effects 0.000 abstract 1
- 238000009751 slip forming Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体装置およびその製造方法に関し、特に
2層ゲート電極構造において第2ゲート電極のモリブデ
ンシリサイド膜を連続的に形成するための改良に関する
ものである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor device and a method for manufacturing the same, and particularly relates to an improvement for continuously forming a molybdenum silicide film of a second gate electrode in a two-layer gate electrode structure. It is something.
[従来の技術]
第2A図および第2B図は、従来の浮遊ゲート型不揮発
性MOSメモリ装置の製造方法を説明するための工程断
面図である。[Prior Art] FIGS. 2A and 2B are process cross-sectional views for explaining a method of manufacturing a conventional floating gate nonvolatile MOS memory device.
この製造方法について説明すると、まず、シリコン基板
1表面にフィールド酸化膜2を選択的に形成し、この後
、フィールド酸化膜2間のシリコン基板1表面に第1ゲ
ート酸化膜3を形成する。To explain this manufacturing method, first, a field oxide film 2 is selectively formed on the surface of a silicon substrate 1, and then a first gate oxide film 3 is formed on the surface of the silicon substrate 1 between the field oxide films 2.
次に、第1ゲート酸化膜3表面およびフィールド酸化膜
2表面に気相成長法により約4000Aの膜厚の第1多
結晶シリコン膜を形成する。次に、この第1多結晶シリ
コン膜の所定部にレジストパターンを形成し、この後、
このレジストパターンをマスクとしてこの第1多結晶シ
リコン膜をOF4ガスにより異方性プラズマエツチング
して第1ゲート電極4を形成する(第2A図)。次に、
第1ゲート電極4を熱酸化して約60OAの膜厚の第2
ゲート酸化膜5を形成する。次に、第2ゲート酸化膜5
表面およびフィールド酸化膜2表面に、気相成長法によ
り約3000Aの膜厚の第2多結晶シリコン膜6を形成
する。次に、第2多結晶シリコン膜6表面に、ウェハ温
度200〜400℃。Next, a first polycrystalline silicon film having a thickness of about 4000 Å is formed on the surface of the first gate oxide film 3 and the field oxide film 2 by vapor phase growth. Next, a resist pattern is formed on a predetermined portion of this first polycrystalline silicon film, and after this,
Using this resist pattern as a mask, this first polycrystalline silicon film is anisotropically plasma etched using OF4 gas to form a first gate electrode 4 (FIG. 2A). next,
The first gate electrode 4 is thermally oxidized to form a second gate electrode with a thickness of about 60 OA.
A gate oxide film 5 is formed. Next, the second gate oxide film 5
A second polycrystalline silicon film 6 having a thickness of about 3000 Å is formed on the surface and the surface of the field oxide film 2 by vapor phase growth. Next, the surface of the second polycrystalline silicon film 6 is heated to a wafer temperature of 200 to 400°C.
アルゴンガス圧10−2〜1o−aTOrrにてスパッ
タリング法により約3000Aの膜厚のモリブデンシリ
サイド膜7を形成する。ここで、第2多結晶シリコン膜
6とモリブデンシリサイドI!lI7とは第2ゲート電
極を構成する。次に、図示していないが、浮遊ゲート型
MOSメモリトランジスタのソース・トレイン間を決め
るように、順次写真製版技術を用いてモリブデンシリサ
イド膜7゜第2多結晶シリコン膜6.第2ゲート酸化膜
5゜第、1ゲート電極4および第1ゲート酸化膜3をエ
ツチングする。次に、ソース・ドレインとなる不純物拡
散層、スムースコート膜8およびアルミニウム配線等を
順次形成する。A molybdenum silicide film 7 having a thickness of about 3000 A is formed by sputtering at an argon gas pressure of 10 -2 to 10 -a TOrr. Here, the second polycrystalline silicon film 6 and molybdenum silicide I! lI7 constitutes the second gate electrode. Next, although not shown, a molybdenum silicide film 7°, a second polycrystalline silicon film 6. The second gate oxide film 5. The first gate electrode 4 and the first gate oxide film 3 are etched. Next, an impurity diffusion layer that will become a source/drain, a smooth coat film 8, aluminum wiring, etc. are formed in this order.
[発明が解決しようとする問題点]
従来の浮遊ゲート型不揮発性MOSメモリ装置は以上の
ようにして製造されるが、第2多結晶シリコン膜6に曵
バッタリング法によりモリブデンシリサイド膜7を形成
するとき、第1ゲート電極4のエツジ部における段差は
、この第1ゲート電極4の膜厚と第2ゲート酸化膜5の
膜厚との和で約4200〜4300A程度となっている
ため、モリブデンシリサイド膜7が第2多結晶シリコン
w46の段差を十分カバーできず、7aのような不連続
部が生じ、第2ゲート電極の配線抵抗が上昇するという
問題点があった。このモリブデンシリサイド膜7の不連
続性を改善するために、モリブデンシリサイドlI7を
、その膜厚が4000〜5000A程度に厚く形成する
と、モリブデンシリサイド膜7の内部応力が大きくなっ
たり、またモリブデンシリサイド膜7の不連続性は解消
されるがこの膜の段差が大きくなるなどの問題点があっ
た。[Problems to be Solved by the Invention] The conventional floating gate type nonvolatile MOS memory device is manufactured as described above, but the molybdenum silicide film 7 is formed on the second polycrystalline silicon film 6 by the battering method. At this time, the step difference at the edge portion of the first gate electrode 4 is about 4200 to 4300 Å, which is the sum of the thickness of the first gate electrode 4 and the thickness of the second gate oxide film 5. There was a problem in that the silicide film 7 could not sufficiently cover the step difference in the second polycrystalline silicon w46, resulting in a discontinuous portion like 7a and increasing the wiring resistance of the second gate electrode. In order to improve the discontinuity of the molybdenum silicide film 7, if the molybdenum silicide film 7 is formed thickly to a thickness of about 4000 to 5000 Å, the internal stress of the molybdenum silicide film 7 becomes large, and the molybdenum silicide film 7 Although this eliminates the discontinuity, there are problems such as an increase in the level difference in the film.
この発明は上記のような問題点を解消するためになされ
たもので、第2ゲート電極のモリブデンシリサイド膜の
不連続性を解消することができる半導体装置およびその
製造方法を得ることを目的とする。This invention was made to solve the above-mentioned problems, and an object thereof is to obtain a semiconductor device and a method for manufacturing the same that can eliminate the discontinuity of the molybdenum silicide film of the second gate electrode. .
L問題点を解決するための手段]
この発明にかかる半導体装置は、第1ゲート絶縁膜表面
およびフィールド絶縁膜表面に形成される第1ゲート電
極の膜厚と、第1グー1〜電極表面およびフィールド絶
縁膜表面に形成される第2ゲート絶縁膜の膜厚との和を
、第2ゲート絶縁膜表面およびフィールド絶縁膜表面に
形成される第2ゲート電極のモリブデンシリサイド膜の
膜厚と同程度かまたはそれ以下にするものである。Means for Solving Problem L] The semiconductor device according to the present invention has the following features: the thickness of the first gate electrode formed on the surface of the first gate insulating film and the surface of the field insulating film; The sum of the thickness of the second gate insulating film formed on the surface of the field insulating film is approximately the same as the thickness of the molybdenum silicide film of the second gate electrode formed on the surface of the second gate insulating film and the surface of the field insulating film. or less.
この発明にかかる半導体装置の製造方法は、第1ゲート
絶縁膜表面およびフィールド絶縁膜表面に第1導電膜を
形成し、第1導電膜表面の所定部にレジストパターンを
形成し、レジストパターンをマスクとして第1導電膜を
所定膜厚だけ等方性エツチングし、この等方性エツチン
グ後、同じレジストパターンをマスクとして残りの第1
導電膜を異方性エツチングして第1ゲート電極を形成し
、レジストパターンを除去し、第1ゲート電極表面およ
びフィールド絶縁膜表面に第2ゲート絶縁膜を形成し、
第2ゲート絶縁膜表面およびフィールド絶縁膜表面に第
2導電膜を形成し、第2導電膜表面にモリブデンシリサ
イド膜を形成し、第2導電膜とモリブデンシリサイド膜
とから第2ゲート電極を構成する方法である。A method for manufacturing a semiconductor device according to the present invention includes forming a first conductive film on a surface of a first gate insulating film and a surface of a field insulating film, forming a resist pattern on a predetermined portion of the surface of the first conductive film, and masking the resist pattern. After this isotropic etching, the remaining first conductive film is etched using the same resist pattern as a mask.
forming a first gate electrode by anisotropically etching the conductive film, removing the resist pattern, and forming a second gate insulating film on the first gate electrode surface and the field insulating film surface;
A second conductive film is formed on the surface of the second gate insulating film and the field insulating film, a molybdenum silicide film is formed on the surface of the second conductive film, and a second gate electrode is formed from the second conductive film and the molybdenum silicide film. It's a method.
[作用]
この半導体装置の発明においては、第1ゲート電極の膜
厚と第2ゲート絶縁膜の膜厚との和が、モリブデンシリ
サイド膜の膜厚と同程度かまたはそれ以下にするので、
モリブデンシリサイド膜を第2導電膜表面に連続的に形
成することができる。[Function] In this semiconductor device invention, the sum of the film thickness of the first gate electrode and the film thickness of the second gate insulating film is made to be equal to or less than the film thickness of the molybdenum silicide film.
A molybdenum silicide film can be continuously formed on the surface of the second conductive film.
このため、従来の半導体装置の場合に、モリブデンシリ
サイド膜の不連続性によって発生した第2ゲート電極の
配線抵抗の上昇の問題が解消される。Therefore, in the case of conventional semiconductor devices, the problem of increased wiring resistance of the second gate electrode caused by discontinuity of the molybdenum silicide film is solved.
この半導体装置の製造方法の発明においては、第1導電
膜をまず所定膜厚だけ等方性エツチングし、次に残りの
第1導電膜を異方性エツチングするので、第1ゲート電
極のエツジ部に2段階の段差が形成される。このため、
第21F電膜に形成される段差も2段階になってその段
差が小さくなり、第2導電膜表面にモリブデンシリサイ
ド膜を連続的に形成することができる。In this method of manufacturing a semiconductor device, the first conductive film is first isotropically etched by a predetermined thickness, and then the remaining first conductive film is anisotropically etched, so that the edge portion of the first gate electrode A two-step step is formed. For this reason,
The step formed in the 21F electrical film also has two steps, which makes the step smaller, and the molybdenum silicide film can be continuously formed on the surface of the second conductive film.
[実施例] 以下、この発明の実施例を図について説明する。[Example] Embodiments of the present invention will be described below with reference to the drawings.
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。In the description of this embodiment, the description of parts that overlap with the description of the conventional technology will be omitted as appropriate.
第1A図および第1B図は、この発明の実施例である浮
遊ゲート型不揮発性MOSメモリ装置の製造方法を説明
するための工程断面図である。FIGS. 1A and 1B are process cross-sectional views for explaining a method of manufacturing a floating gate nonvolatile MOS memory device according to an embodiment of the present invention.
この製造方法について説明すると、まず、従来の製造方
法と同様な方法により、第1ゲート酸化膜3表面および
フィールド酸化膜2表面に気相成長法により約4000
Aのff!厚の第1多結晶シリコン膜を形成し、この後
、この第1多結晶シリコン膜の所定部にレジストパター
ン9を形成する。To explain this manufacturing method, first, using a method similar to the conventional manufacturing method, approximately 4,000 ml of
A's ff! A thick first polycrystalline silicon film is formed, and then a resist pattern 9 is formed in a predetermined portion of the first polycrystalline silicon film.
次に、レジストパターン9をマスクとしてこの第1多結
晶シリコン膜を等方性プラズマエツチングする。このと
き、この第1多結晶シリコン膜を2000Aの膜厚だけ
エツチングする。40aはこの等方性エツチングにより
形成された段差である。Next, this first polycrystalline silicon film is subjected to isotropic plasma etching using resist pattern 9 as a mask. At this time, this first polycrystalline silicon film is etched to a thickness of 2000 Å. 40a is a step formed by this isotropic etching.
次に、同じレジストパターン9をマスクとして、従来技
術と同様に、残りの2000Aの膜厚の第1多結晶シリ
コン膜をCF、ガスにより異方性プラズマエッチングし
、第1ゲート電極40を形成する。40bはこの異方性
エツチングにより形成された段差である(第1A図)。Next, using the same resist pattern 9 as a mask, the remaining first polycrystalline silicon film with a thickness of 2000 Å is anisotropically plasma etched using CF and gas in the same manner as in the prior art to form the first gate electrode 40. . 40b is a step formed by this anisotropic etching (FIG. 1A).
次に、レジストパターン9を除去し、この後、従来技術
と同様に、第1ゲート電極40を熱酸化して約600A
の膜厚の第2ゲート酸化膜50を形成する。次に、第2
ゲート酸化膜50表面およびフィールド酸化膜2表面に
気相成長法により第2多結晶シリコン膜60を形成する
。このとき、第1ゲート電極40の段差40a 、40
bに対応して第2多結晶シリコン膜60に2段階の段差
が形成され、第2多結晶シリコン膜60の段差は小さく
なる。次に、第2多結晶シリコン1II60表面にスパ
ッタリング法によりモリブデンシリサイド膜70を形成
する。Next, the resist pattern 9 is removed, and then the first gate electrode 40 is thermally oxidized at approximately 600A in the same manner as in the prior art.
A second gate oxide film 50 having a thickness of . Next, the second
A second polycrystalline silicon film 60 is formed on the surface of gate oxide film 50 and field oxide film 2 by vapor phase growth. At this time, the steps 40a, 40 of the first gate electrode 40
A two-step step is formed in the second polycrystalline silicon film 60 corresponding to b, and the step in the second polycrystalline silicon film 60 becomes smaller. Next, a molybdenum silicide film 70 is formed on the surface of the second polycrystalline silicon 1II60 by sputtering.
ここで、第2ゲート酸化膜50とモリブデンシリサイド
膜70どは第2ゲート電極を構成する。このとき、第1
ゲート電極40のエツジ部の2段階の段差40aおよび
40bのうち大きい方の段差と、第2ゲート酸化膜50
の膜厚との和を、モリブデンシリサイド膜70の膜厚と
同程度かまたはそれ以下にすることが必要である。モリ
ブデンシリサイド膜70の膜厚としては、たとえば約2
300Aである。Here, the second gate oxide film 50 and the molybdenum silicide film 70 constitute a second gate electrode. At this time, the first
The larger of the two steps 40a and 40b at the edge portion of the gate electrode 40 and the second gate oxide film 50
It is necessary to make the sum of the film thicknesses equal to or less than the film thickness of the molybdenum silicide film 70. The thickness of the molybdenum silicide film 70 is, for example, about 2
It is 300A.
このように、第1ゲート電極40のエッチ部に2段階の
段差40a 、40bを形成しかつ所定膜厚のモリブデ
ンシリサイド!1I70を第2多結晶シリコン膜60表
面に形成することによって、このモリブデンシリサイド
膜7oを連続的に形成することが可能となり、従来の半
導体装置の場合にモリブデンシリサイド膜7の不連続性
によって発生した第2ゲート電極の配線抵抗の上昇の問
題が解消される。また、モリブデンシリサイド[170
の膜厚も従来の場合に比べて薄くできるのでその内部応
力は大きくならない。In this way, two steps 40a and 40b are formed in the etched portion of the first gate electrode 40, and a predetermined thickness of molybdenum silicide is formed. By forming 1I70 on the surface of the second polycrystalline silicon film 60, it becomes possible to form this molybdenum silicide film 7o continuously, which eliminates the problems that occur due to discontinuity of the molybdenum silicide film 7 in the case of conventional semiconductor devices. The problem of increased wiring resistance of the second gate electrode is solved. In addition, molybdenum silicide [170
Since the film thickness can be made thinner than in the conventional case, its internal stress does not become large.
次に、従来技術と同様に、ソース・ドレインとなる不純
物拡散層、スムースコート膜8およびアルミニウム配線
等を順次形成する。Next, as in the prior art, an impurity diffusion layer that will become a source/drain, a smooth coat film 8, an aluminum wiring, etc. are sequentially formed.
なお、上記実施例では、第1多結晶シリコン膜を2回エ
ツチングすることにより、そのエッチ部に2段階の段差
40a 、40bを有する第1ゲート電極40を得る場
合について示したが、第1多結晶シリコン膜の膜厚を十
分薄くできる場合には、この第1多結晶シリコン膜の膜
厚と第2ゲート絶縁膜の膜厚との和を、モリブデンシリ
サイド膜の膜厚と同程度かまたはそれ以下にするように
してもよく、この場合にも第2多結晶シリコン膜表面に
モリブデンシリサイド膜を連続的に形成することができ
る。In the above embodiment, the first gate electrode 40 having two steps 40a and 40b in the etched portion is obtained by etching the first polycrystalline silicon film twice. If the thickness of the crystalline silicon film can be made sufficiently thin, the sum of the thickness of this first polycrystalline silicon film and the thickness of the second gate insulating film should be equal to or smaller than the thickness of the molybdenum silicide film. The following may be used, and in this case as well, the molybdenum silicide film can be continuously formed on the surface of the second polycrystalline silicon film.
また、上記実施例では、浮遊ゲート型不揮発性MOSメ
モリ装置の場合について示したが、この発明は、第1ゲ
ート電極に多結晶シリコン膜を用い、第2ゲート電極に
モリブデンシリサイド膜を用いる他の半導体装置にも適
用することができ、この場合にも上記実施例と同様の効
果を奏する。Furthermore, although the above embodiments have been described with respect to a floating gate type non-volatile MOS memory device, the present invention is also applicable to other devices in which a polycrystalline silicon film is used for the first gate electrode and a molybdenum silicide film is used for the second gate electrode. The present invention can also be applied to semiconductor devices, and in this case as well, the same effects as in the above embodiments can be achieved.
[発明の効果]
以上のようにこの半導体装置の発明によれば、第1ゲー
ト絶縁膜表面およびフィールド絶縁膜表面に形成される
第1ゲート電極の膜厚と、第1ゲート電極表面およびフ
ィールド絶縁膜表面に形成される第2ゲート絶縁膜の膜
厚との和を、第2グ一ト絶縁膜表面およびフィールド絶
縁膜表面に形成される第2ゲート電極のモリブデンシリ
サイド膜の膜厚と同程度かまたはそれ以下にするので、
第2導電膜表面にモリブデンシリサイド膜が連続的に形
成された半導体装置を得ることができる。[Effects of the Invention] As described above, according to the invention of this semiconductor device, the thickness of the first gate electrode formed on the surface of the first gate insulating film and the surface of the field insulating film, and the thickness of the first gate electrode formed on the surface of the first gate insulating film and the field insulating film are The sum of the thickness of the second gate insulating film formed on the film surface is approximately the same as the thickness of the molybdenum silicide film of the second gate electrode formed on the surface of the second gate insulating film and the field insulating film. or less,
A semiconductor device in which a molybdenum silicide film is continuously formed on the surface of the second conductive film can be obtained.
このため、従来の半導体装置の場合に、モリブデンシリ
サイド膜の不連続性によって発生した第2ゲート電極の
配線抵抗の上昇の問題が解消され、特性の良い半導体装
置が得られる。Therefore, in the case of a conventional semiconductor device, the problem of increased wiring resistance of the second gate electrode caused by discontinuity of the molybdenum silicide film is solved, and a semiconductor device with good characteristics can be obtained.
また、この半導体装置の1儀方法の発明によれば、第1
導電膜をまず所定膜厚だけ等方性エツチングし、次に残
りの第1導電膜を異方性エツチングするので、第1ゲー
ト電極のエッチ部に2段階の段差が形成される。このた
め、第2導電膜に形成される段差も2段階になってその
段差も小さくなり、第2導電膜表面にモリブデンシリサ
イド膜を連続的に形成することができる半導体装置の製
造方法を得ることができる。Furthermore, according to the invention of the first method for semiconductor devices, the first
Since the conductive film is first isotropically etched to a predetermined thickness and then the remaining first conductive film is anisotropically etched, a two-step step is formed in the etched portion of the first gate electrode. Therefore, the step difference formed in the second conductive film becomes two steps, and the step difference becomes smaller, thereby obtaining a method for manufacturing a semiconductor device in which a molybdenum silicide film can be continuously formed on the surface of the second conductive film. Can be done.
第1A図および第1B図は、この発明の実施例である浮
遊ゲート型不揮発性MOSメモリ装置の製造方法を説明
するための工程断面図である。
第2A図および第2B図は、従来の浮遊ゲート型不揮発
性MOSメモリ装置の製造方法を説明するための工程断
面図である。
図において、1はシリコン基板、2はフィールド酸化膜
、3は第1ゲート酸化膜、40は第1ゲート電極、40
a、40bは段差、50は第2ゲート酸化膜、60は第
2多結晶シリコン膜、70はモリブデンシリサイド膜、
8はスムースコート膜、9はレジストパターンである。
なお、各図中同一符号は同一または相当部分を示す。FIGS. 1A and 1B are process cross-sectional views for explaining a method of manufacturing a floating gate nonvolatile MOS memory device according to an embodiment of the present invention. FIGS. 2A and 2B are process cross-sectional views for explaining a method of manufacturing a conventional floating gate type nonvolatile MOS memory device. In the figure, 1 is a silicon substrate, 2 is a field oxide film, 3 is a first gate oxide film, 40 is a first gate electrode, 40
a, 40b are steps, 50 is a second gate oxide film, 60 is a second polycrystalline silicon film, 70 is a molybdenum silicide film,
8 is a smooth coat film, and 9 is a resist pattern. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (8)
離するためのフィールド絶縁膜と、前記フィールド絶縁
膜間の前記シリコン基板表面に形成される第1ゲート絶
縁膜と、 前記第1ゲート絶縁膜表面および前記フィールド絶縁膜
表面に形成される第1導電膜からなる第1ゲート電極と
、 前記第1ゲート電極表面および前記フィールド絶縁膜表
面に形成される第2ゲート絶縁膜と、前記第2ゲート絶
縁膜表面および前記フィールド絶縁膜表面に形成される
第2導電膜と、 前記第2導電膜表面に形成されるモリブデンシリサイド
膜とを備え、 前記第2導電膜と前記モリブデンシリサイド膜とは第2
ゲート電極を構成し、 前記第1ゲート電極の膜厚と前記第2ゲート絶縁膜の膜
厚との和を、前記モリブデンシリサイド膜の膜厚と同程
度かまたはそれ以下にすることを特徴とする半導体装置
。(1) a silicon substrate, a field insulating film selectively formed on the surface of the silicon substrate for isolating elements, and a first gate insulating film formed on the surface of the silicon substrate between the field insulating films; , a first gate electrode made of a first conductive film formed on the surface of the first gate insulating film and the surface of the field insulating film, and a second gate insulating film formed on the surface of the first gate electrode and the surface of the field insulating film. a second conductive film formed on the surface of the second gate insulating film and the surface of the field insulating film, and a molybdenum silicide film formed on the surface of the second conductive film; What is molybdenum silicide film?
forming a gate electrode, the sum of the film thickness of the first gate electrode and the film thickness of the second gate insulating film being approximately equal to or less than the film thickness of the molybdenum silicide film; Semiconductor equipment.
が形成されており、該2段階の段差のうちの大きい方の
段差と前記第2ゲート絶縁膜の膜厚との和を、前記モリ
ブデンシリサイド膜の膜厚と同程度かまたはそれ以下に
する特許請求の範囲第1項記載の半導体装置。(2) Two steps are formed at the edge portion of the first gate electrode, and the sum of the larger of the two steps and the thickness of the second gate insulating film is: 2. The semiconductor device according to claim 1, wherein the thickness of the molybdenum silicide film is approximately equal to or less than that of the molybdenum silicide film.
ある特許請求の範囲第1項または第2項記載の半導体装
置。(3) The semiconductor device according to claim 1 or 2, wherein the first and second conductive films are polycrystalline silicon films.
よび前記第2ゲート絶縁膜は酸化膜である特許請求の範
囲第1項ないし第3項のいずれかに記載の半導体装置。(4) The semiconductor device according to any one of claims 1 to 3, wherein the field insulating film, the first gate insulating film, and the second gate insulating film are oxide films.
ールド絶縁膜を選択的に形成する工程と、 前記フィールド絶縁膜間の前記シリコン基板表面に第1
ゲート絶縁膜を形成する工程と、 前記第1ゲート絶縁膜表面および前記フィールド絶縁膜
表面に第1導電膜を形成する工程と、前記第1導電膜表
面の所定部にレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記第1導電膜を
所定膜厚だけ等方性エッチングする工程と、 前記等方性エッチング後、前記レジストパターンをマス
クとして残りの前記第1導電膜を異方性エッチングして
第1ゲート電極を形成する工程と、前記レジストパター
ンを除去する工程と、 前記第1ゲート電極表面および前記フィールド絶縁膜表
面に第2ゲート絶縁膜を形成する工程と、前記第2ゲー
ト絶縁膜表面および前記フィールド絶縁膜表面に第2導
電膜を形成する工程と、前記第2導電膜表面にモリブデ
ンシリサイド膜を形成する工程とを備え、 前記第2導電膜と前記モリブデンシリサイド膜とから第
2ゲート電極を構成する半導体装置の製造方法。(5) selectively forming a field insulating film for isolating elements on the surface of the silicon substrate;
forming a gate insulating film; forming a first conductive film on the surface of the first gate insulating film and the field insulating film; and forming a resist pattern on a predetermined portion of the surface of the first conductive film. , isotropically etching the first conductive film by a predetermined thickness using the resist pattern as a mask, and after the isotropic etching, anisotropically etching the remaining first conductive film using the resist pattern as a mask. a step of removing the resist pattern; a step of forming a second gate insulating film on a surface of the first gate electrode and a surface of the field insulating film; forming a second conductive film on a film surface and the field insulating film surface; and forming a molybdenum silicide film on the second conductive film surface; A method for manufacturing a semiconductor device comprising two gate electrodes.
れる多結晶シリコン膜である特許請求の範囲第5項記載
の半導体装置の製造方法。(6) The method of manufacturing a semiconductor device according to claim 5, wherein the first and second conductive films are polycrystalline silicon films formed by vapor phase growth.
よび前記第2ゲート絶縁膜は酸化膜である特許請求の範
囲第5項または第6項記載の半導体装置の製造方法。(7) The method of manufacturing a semiconductor device according to claim 5 or 6, wherein the field insulating film, the first gate insulating film, and the second gate insulating film are oxide films.
酸化して形成される特許請求の範囲第7項記載の半導体
装置の製造方法。(8) The method of manufacturing a semiconductor device according to claim 7, wherein the second gate insulating film is formed by thermally oxidizing the first gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19426086A JPS6350072A (en) | 1986-08-19 | 1986-08-19 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19426086A JPS6350072A (en) | 1986-08-19 | 1986-08-19 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6350072A true JPS6350072A (en) | 1988-03-02 |
Family
ID=16321663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19426086A Pending JPS6350072A (en) | 1986-08-19 | 1986-08-19 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6350072A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009218520A (en) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | Semiconductor device, and manufacturing method thereof |
-
1986
- 1986-08-19 JP JP19426086A patent/JPS6350072A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009218520A (en) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | Semiconductor device, and manufacturing method thereof |
US8383516B2 (en) | 2008-03-12 | 2013-02-26 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4417439B2 (en) | Semiconductor device structure and method using etching stop layer | |
JP2976585B2 (en) | Method for manufacturing semiconductor device | |
KR20000021503A (en) | Manufacturing Method of Flash Memory Device | |
JP2623659B2 (en) | Method for manufacturing MIS transistor | |
JPS6350072A (en) | Semiconductor device and its manufacture | |
JPH11163131A (en) | Semiconductor device and manufacture thereof | |
JP2001110782A (en) | Method of manufacturing semiconductor device | |
JPH118396A (en) | Method of manufacturing thin film transistor and thin film transistor | |
JPH05283518A (en) | Manufacture of semiconductor device | |
US6136671A (en) | Method for forming gate oxide layers | |
JPH09298281A (en) | Manufacturing method of semiconductor device | |
JPH10144788A (en) | Manufacture of semiconductor device | |
KR100240249B1 (en) | A fabricating method of semiconductor device having different gate oxides and gate electrode | |
JP3087363B2 (en) | Method for manufacturing thin film transistor | |
JP3750362B2 (en) | Method for forming dielectric thin film | |
JPH0210875A (en) | Manufacture of semiconductor device | |
KR100400255B1 (en) | Method for forming gate oxide of merged semiconductor device | |
JPS6347947A (en) | Manufacture of semiconductor device | |
JPS63122244A (en) | Method for forming wiring in semiconductor device | |
JPH0444250A (en) | Manufacture of semiconductor device | |
JPH05183156A (en) | Semiconductor device and manufacturing method thereof | |
JPH09270463A (en) | Method of forming contact holes | |
JPH05198744A (en) | Manufacture of semiconductor device | |
JPH06169066A (en) | Manufacture of semiconductor device | |
JPH01187862A (en) | Manufacture of semiconductor device |