JPS6347866A - 信号制御回路 - Google Patents
信号制御回路Info
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- JPS6347866A JPS6347866A JP19054386A JP19054386A JPS6347866A JP S6347866 A JPS6347866 A JP S6347866A JP 19054386 A JP19054386 A JP 19054386A JP 19054386 A JP19054386 A JP 19054386A JP S6347866 A JPS6347866 A JP S6347866A
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- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号制御回路に係り、特に、複数の処理装置
が共有資源を持ち、密結合されているシステムにおいて
、各処理装置が共有資源へのアクセスを行う際のアクセ
ス要求信号を調停し、矛盾なく処理装置を共有資源へア
クセスさせるのに好適な信号制御回路に関する。
が共有資源を持ち、密結合されているシステムにおいて
、各処理装置が共有資源へのアクセスを行う際のアクセ
ス要求信号を調停し、矛盾なく処理装置を共有資源へア
クセスさせるのに好適な信号制御回路に関する。
従来、共有資源へのアクセス調停は、ＩＥＥＥ−７９６
バスの調停回路や特公昭６０−１９０２２号公報の調停
回路にみられる様に、処理装置（プロセッサ等）がそれ
ぞれ独自のクロックで動作しており、調停回路側も別の
クロックで制御するのが一般的である。
バスの調停回路や特公昭６０−１９０２２号公報の調停
回路にみられる様に、処理装置（プロセッサ等）がそれ
ぞれ独自のクロックで動作しており、調停回路側も別の
クロックで制御するのが一般的である。
上記従来技術によれば、非同期な各信号を同期化する必
要があるため、どうしてもアクセス調停に必要以上のオ
ーバーヘッドを生じてしまう、それゆえ、すべての処理
装置を同一のクロックで制御し、調停回路側もそれに同
期したクロックで制御すればより最適な調停制御を実現
できる。しかし、従来、多くの処理装置が密結合された
システムにおける同期型アクセス調停制御では、各処理
装置を同一位相のクロックで制御しており、処理装置の
マシン・クロック周期より小さな単位でのよりきめ細か
な調停処理は実質上困戴であった。
要があるため、どうしてもアクセス調停に必要以上のオ
ーバーヘッドを生じてしまう、それゆえ、すべての処理
装置を同一のクロックで制御し、調停回路側もそれに同
期したクロックで制御すればより最適な調停制御を実現
できる。しかし、従来、多くの処理装置が密結合された
システムにおける同期型アクセス調停制御では、各処理
装置を同一位相のクロックで制御しており、処理装置の
マシン・クロック周期より小さな単位でのよりきめ細か
な調停処理は実質上困戴であった。
本発明の目的は、マシン・クロック周期より小さな単位
でのアクセス調停処理を実現することにより無駄時間を
減少させ、共有資源側のアクセス・スループットを向上
させ、アクセス競合による処理装置側の処理能力損失を
より小さくする信号制御回路を提供することにある。
でのアクセス調停処理を実現することにより無駄時間を
減少させ、共有資源側のアクセス・スループットを向上
させ、アクセス競合による処理装置側の処理能力損失を
より小さくする信号制御回路を提供することにある。
本発明の上記目的は、システム・クロック・サイクルを
十分小さく選び、システム・クロックから分周して生成
される各処理装置を運転するためのマシン・クロックを
システム・クロック周期の単位でそれぞれ適切な時間だ
け位相をずらしたものをいくつか用意し、それら位相の
ずれたマシン・クロックをグループ分けした処理装置に
グループに対応して（同じグループ内に属する処理装置
は同一のマシン・クロックで運転する）それぞれ供給し
、処理装置から共有資源へのアクセス要求信号がアービ
タ回路に出力されるタイミングをずらして、同一時刻に
グループの異なるプロセッサがアクセス要求信号を出力
しない様にすることと。
十分小さく選び、システム・クロックから分周して生成
される各処理装置を運転するためのマシン・クロックを
システム・クロック周期の単位でそれぞれ適切な時間だ
け位相をずらしたものをいくつか用意し、それら位相の
ずれたマシン・クロックをグループ分けした処理装置に
グループに対応して（同じグループ内に属する処理装置
は同一のマシン・クロックで運転する）それぞれ供給し
、処理装置から共有資源へのアクセス要求信号がアービ
タ回路に出力されるタイミングをずらして、同一時刻に
グループの異なるプロセッサがアクセス要求信号を出力
しない様にすることと。
システムクロック周期単位でアクセス要求信号が分散し
て出力される様にすることにより、アービタ回路が最小
制御単位としてシステム・クロック周期ごとにより多く
の調停処理開始タイミングを得ることができるようにす
ることによって達成される。
て出力される様にすることにより、アービタ回路が最小
制御単位としてシステム・クロック周期ごとにより多く
の調停処理開始タイミングを得ることができるようにす
ることによって達成される。
本発明においては、システム・クロック・周期に、すべ
てのマシン・クロック及びアービタを制御するためのク
ロックを同期させることができるため、アービタ回路は
、同期型アクセス調停制御による無駄時間の生じにくい
最良なタイミングでのアクセス調停を行うことができる
。また、システム・クロック単位でアクセス要求信号が
出力されるタイミングを得ることができるため、マシン
・クロック周期より小さな単位（最小単位はシステム・
クロック周期）でのアクセス調停制御をより厳密に行う
ことができる。
てのマシン・クロック及びアービタを制御するためのク
ロックを同期させることができるため、アービタ回路は
、同期型アクセス調停制御による無駄時間の生じにくい
最良なタイミングでのアクセス調停を行うことができる
。また、システム・クロック単位でアクセス要求信号が
出力されるタイミングを得ることができるため、マシン
・クロック周期より小さな単位（最小単位はシステム・
クロック周期）でのアクセス調停制御をより厳密に行う
ことができる。
以下、本発明の実施例を図面を用いて説明する。
第１図は１本発明の信号制御回路の一実施例を示すブロ
ック図である。ここでの処理装置は、プロセッサであり
、この例では４台のプロセッサＰＯ−Ｐ３で構成されて
いる。符号３はシステム・クロック・ジェネレータ（Ｓ
ＣＧ）である。符号４はフィリップ・フロップでシステ
ム・クロック・ジェネレータ３からのシステム・クロッ
ク３ａを２分周し、マシン・クロック４ａ及びそれとは
１８０°位相がずれたマシン・クロック４ｂとを生成す
る。プロセッサＰＯ−Ｐ３は、符号１及び２で示す２つ
のグループに分けており、それぞれマシン・タロツク４
ａ及び４ｂで運転される。
ック図である。ここでの処理装置は、プロセッサであり
、この例では４台のプロセッサＰＯ−Ｐ３で構成されて
いる。符号３はシステム・クロック・ジェネレータ（Ｓ
ＣＧ）である。符号４はフィリップ・フロップでシステ
ム・クロック・ジェネレータ３からのシステム・クロッ
ク３ａを２分周し、マシン・クロック４ａ及びそれとは
１８０°位相がずれたマシン・クロック４ｂとを生成す
る。プロセッサＰＯ−Ｐ３は、符号１及び２で示す２つ
のグループに分けており、それぞれマシン・タロツク４
ａ及び４ｂで運転される。
符号５はアービタ回路で、プロセッサＰＯ〜Ｐ３から共
有資源へのアクセス要求信号９８〜９ｄが。
有資源へのアクセス要求信号９８〜９ｄが。
アクティブになったときそれらを調停し、選択されたい
ずれか１つのプロセッサに符号１０ａ〜１０ｂに示すア
クセス許可信号のうち対応するものをアクティブにする
。アクセス要求信号９８〜９ｄをアクティブにしている
プロセッサは、対応するアクセス許可信号ｌｏａ〜１０
ｄがアクティブになり、アクセスが許可されるまで共有
資源へのアクセスを見合わせる。対応するアクセス許可
信号１０ａ〜１０ｄがアクティブになり、アクセスが許
可されたら、共有資源へのアクセスを開始し、適切な時
刻にアクセス許可信号９８〜９ｄを非アクティブにする
。アービタ回路５は、システム・クロックにアクセス要
求信号９８〜９ｄを同期化し、アクセス要求信号のタイ
ミングを明確化するアクセス要求信号同期化部６と、ア
クセス要求信号同期化部６でｇ整された同期化アクセス
要求信号６ａ〜６ｄのうちアクティブなものを取り込み
、以後のタイミングでアクティブになったものを、すで
に取り込んでいるアクティブなアクセス要求の処理がす
べて完了するまで待たせるアクセス要求信号ゲート部７
と、アクセス要求信号ゲ−ト部７で取り込まれたアクテ
ィブな同期化アクセス要求信号７８〜７ｄに優先順位処
理を行い、その時点で最も高い優先順位を有したものを
アクティブな同期化アクセス要求信号７ａ〜７ｄから１
つ選択して、アクセス許可信号１０ａ〜１０ｄのうちそ
れに対応する１つをアクティブにするアクセス要求信号
優先順位決定部８とから構成される。以後、第２図と第
３図により、本発明と従来例（同位相のマシン・クロッ
クで制御する場合）とを比較して、そのタイミングを詳
しく述べていく。
ずれか１つのプロセッサに符号１０ａ〜１０ｂに示すア
クセス許可信号のうち対応するものをアクティブにする
。アクセス要求信号９８〜９ｄをアクティブにしている
プロセッサは、対応するアクセス許可信号ｌｏａ〜１０
ｄがアクティブになり、アクセスが許可されるまで共有
資源へのアクセスを見合わせる。対応するアクセス許可
信号１０ａ〜１０ｄがアクティブになり、アクセスが許
可されたら、共有資源へのアクセスを開始し、適切な時
刻にアクセス許可信号９８〜９ｄを非アクティブにする
。アービタ回路５は、システム・クロックにアクセス要
求信号９８〜９ｄを同期化し、アクセス要求信号のタイ
ミングを明確化するアクセス要求信号同期化部６と、ア
クセス要求信号同期化部６でｇ整された同期化アクセス
要求信号６ａ〜６ｄのうちアクティブなものを取り込み
、以後のタイミングでアクティブになったものを、すで
に取り込んでいるアクティブなアクセス要求の処理がす
べて完了するまで待たせるアクセス要求信号ゲート部７
と、アクセス要求信号ゲ−ト部７で取り込まれたアクテ
ィブな同期化アクセス要求信号７８〜７ｄに優先順位処
理を行い、その時点で最も高い優先順位を有したものを
アクティブな同期化アクセス要求信号７ａ〜７ｄから１
つ選択して、アクセス許可信号１０ａ〜１０ｄのうちそ
れに対応する１つをアクティブにするアクセス要求信号
優先順位決定部８とから構成される。以後、第２図と第
３図により、本発明と従来例（同位相のマシン・クロッ
クで制御する場合）とを比較して、そのタイミングを詳
しく述べていく。
第３図は、従来例として、すべてのプロセッサＰＯ−Ｐ
３が同一のマシン・クロックで制御され。
３が同一のマシン・クロックで制御され。
アービタ回路５のアクセス要求信号同期化部６はシステ
ム・クロック３ａで制御されるとした場合、プロセッサ
ＰＯ及びＰ２の共有資源へのアクセス要求及び許可の様
子を示している。共有資源へのアクセスは、優先順位処
理も含めて最低３システム・クロック周期必要であると
し、３システム・クロック周期のアクセス時間が確保で
きない場合はマシンサイクル単位でウエート・ステート
（ＷＳ）の挿入が必要となる。プロセッサＰＯ−Ｐ３は
、マシン・クロックの立ち上がり（図中ムで示す）タイ
ミングでアクセス要求信号９ａ〜９ｄを出力し始め、そ
れらはシステム・クロックの立ち上がり（図中↑で示す
）でアービタ回路５のアクセス要求信号同期化部６にラ
ッチされる。アクセス要求信号９８〜９ｄのクリアは、
アクセス許可信号１０ａ〜１０ｄがアクティブになり、
十分なアクセス時間が得られる適切な時期に、マシン・
クロックの立ち上がりのタイミングの手前で行い、無駄
に共有資源を占有しない様にする。この従来例では、同
一マシン・クロックですべてのプロセッサＰＯ〜Ｐ３が
制御されるため、アクセス要求信号９ａ〜９ｄの出力時
刻は必ずマシンクロック周期でずれることになる。第３
図では、マシン・クロックステートＴＯの先頭でプロセ
ッサＰＯのアクセス要求信号９ａが出力されてがら、１
マシン・クロック周期後にプロセッサＰ２のアクセス要
求信号９ｃが出力された例を示している。まず、アクセ
ス要求信号９ａがシステム・クロックに同期化され、同
期化アクセス要求信号６ａが生成される。他にアクセス
を要求しているプロセッサが無いのでこれは直ちに優先
順位−位と判定され、対応するアクセス許可信号１０ａ
が出力される。
ム・クロック３ａで制御されるとした場合、プロセッサ
ＰＯ及びＰ２の共有資源へのアクセス要求及び許可の様
子を示している。共有資源へのアクセスは、優先順位処
理も含めて最低３システム・クロック周期必要であると
し、３システム・クロック周期のアクセス時間が確保で
きない場合はマシンサイクル単位でウエート・ステート
（ＷＳ）の挿入が必要となる。プロセッサＰＯ−Ｐ３は
、マシン・クロックの立ち上がり（図中ムで示す）タイ
ミングでアクセス要求信号９ａ〜９ｄを出力し始め、そ
れらはシステム・クロックの立ち上がり（図中↑で示す
）でアービタ回路５のアクセス要求信号同期化部６にラ
ッチされる。アクセス要求信号９８〜９ｄのクリアは、
アクセス許可信号１０ａ〜１０ｄがアクティブになり、
十分なアクセス時間が得られる適切な時期に、マシン・
クロックの立ち上がりのタイミングの手前で行い、無駄
に共有資源を占有しない様にする。この従来例では、同
一マシン・クロックですべてのプロセッサＰＯ〜Ｐ３が
制御されるため、アクセス要求信号９ａ〜９ｄの出力時
刻は必ずマシンクロック周期でずれることになる。第３
図では、マシン・クロックステートＴＯの先頭でプロセ
ッサＰＯのアクセス要求信号９ａが出力されてがら、１
マシン・クロック周期後にプロセッサＰ２のアクセス要
求信号９ｃが出力された例を示している。まず、アクセ
ス要求信号９ａがシステム・クロックに同期化され、同
期化アクセス要求信号６ａが生成される。他にアクセス
を要求しているプロセッサが無いのでこれは直ちに優先
順位−位と判定され、対応するアクセス許可信号１０ａ
が出力される。
アクセス許可信号１０ａが出力されている期間が共有資
源を占有することができる期間とみなすことができる。
源を占有することができる期間とみなすことができる。
しかし、実質的には、マシンクロックの立ち下がりでは
どのプロセッサもアクセス要求信号を出力しないため、
ＴＯステートの後半部（同期化アクセス要求信号６ａに
おいてはＴＯステートの前半部とみなせる）はどのプロ
セッサにも利用されない無駄時間ＬＴ（ロス・タイム）
１１ａとなり、結果的に４システム・クロック分（Ｓｌ
〜Ｓ４ステート）共有資源を占有したのと等価である。
どのプロセッサもアクセス要求信号を出力しないため、
ＴＯステートの後半部（同期化アクセス要求信号６ａに
おいてはＴＯステートの前半部とみなせる）はどのプロ
セッサにも利用されない無駄時間ＬＴ（ロス・タイム）
１１ａとなり、結果的に４システム・クロック分（Ｓｌ
〜Ｓ４ステート）共有資源を占有したのと等価である。
また、後続するＰ２のアクセス要求信号９ｃは、Ｔ１ス
テート後半部の立ち上がりから優先順位処理が開始され
、Ｔ２のステートの中で３でアクセス許可信号１０ｃが
出力される。しかし、Ｔ２ステートの後半の立ち上がり
でアクセス・サイクルを閉じると、アクセス時間として
２システム・クロック周期分しか確保できないため、１
マシン・クロック周期分のウェートステート（ＷＳ）１
２が必要となる。したがって、アクセス許可信号１０ｃ
はやはり合計２マシンクロック周期分となる。さらに、
Ｔ４ステートの先願では、再びプロセッサＰＯがアクセ
ス要求信号９ａを出力している。このタイミングは、連
続してアクセスする場合の先行するプロセッサＰ２のア
クセスサイクルと競合を生じない最良のタイミングであ
るが、やはり損失時間Ｌ７１１６を生じてしまっている
６上述した従来例においては、アービタ回路５における
同期化処理をシステム・クロック周期ごとに行っても、
実質的にはマシンクロック周期ごとにしか制御できてお
らず、４システムクロック周期分共有資源を占有するの
と等価であることを示している。
テート後半部の立ち上がりから優先順位処理が開始され
、Ｔ２のステートの中で３でアクセス許可信号１０ｃが
出力される。しかし、Ｔ２ステートの後半の立ち上がり
でアクセス・サイクルを閉じると、アクセス時間として
２システム・クロック周期分しか確保できないため、１
マシン・クロック周期分のウェートステート（ＷＳ）１
２が必要となる。したがって、アクセス許可信号１０ｃ
はやはり合計２マシンクロック周期分となる。さらに、
Ｔ４ステートの先願では、再びプロセッサＰＯがアクセ
ス要求信号９ａを出力している。このタイミングは、連
続してアクセスする場合の先行するプロセッサＰ２のア
クセスサイクルと競合を生じない最良のタイミングであ
るが、やはり損失時間Ｌ７１１６を生じてしまっている
６上述した従来例においては、アービタ回路５における
同期化処理をシステム・クロック周期ごとに行っても、
実質的にはマシンクロック周期ごとにしか制御できてお
らず、４システムクロック周期分共有資源を占有するの
と等価であることを示している。
第２図は、本発明の実施例のタイミングを示している１
本発明においては、プロセッサＰＯ〜Ｐ３を２つのグル
ープに分け、それぞれのグループに１８０°位相のずれ
たマシン・クロックを供給している。プロセッサＰＯは
グループ１に属し、プロセッサＰ２はグループ２に属す
る。したがって、プロセッサＰＯのアクセス要求開始点
は図中ムのポイントであり、プロセッサＰ２のアクセス
要求開始点は図中Δのポイントである。それ以外の条件
は第３図で示した従来例と同一である。第２図では、連
続して共有資源が利用されている様子を示しているが、
説明はＴｏｏステートの先頭でプロセッサＰＯがアクセ
ス要求信号９ａを出力したところから始める。従来例と
同様に、プロセッサＰＯのアクセス要求信号９ａがＴｏ
ｏステートの先頭で出力されると、システムクロックの
ＳＯステートの後半の立ち上がりでアービタ回路５のア
クセス要求同期化部６にラッチされ、同期化アクセス要
求信号６ａが出力される。先行するプロセッサＰ２のア
クセス処理は終了しているので、直ちに優先順位−位と
判定され、Ｔ００ステートの後半あたりでアクセス許可
信号１０ａが出力される。
本発明においては、プロセッサＰＯ〜Ｐ３を２つのグル
ープに分け、それぞれのグループに１８０°位相のずれ
たマシン・クロックを供給している。プロセッサＰＯは
グループ１に属し、プロセッサＰ２はグループ２に属す
る。したがって、プロセッサＰＯのアクセス要求開始点
は図中ムのポイントであり、プロセッサＰ２のアクセス
要求開始点は図中Δのポイントである。それ以外の条件
は第３図で示した従来例と同一である。第２図では、連
続して共有資源が利用されている様子を示しているが、
説明はＴｏｏステートの先頭でプロセッサＰＯがアクセ
ス要求信号９ａを出力したところから始める。従来例と
同様に、プロセッサＰＯのアクセス要求信号９ａがＴｏ
ｏステートの先頭で出力されると、システムクロックの
ＳＯステートの後半の立ち上がりでアービタ回路５のア
クセス要求同期化部６にラッチされ、同期化アクセス要
求信号６ａが出力される。先行するプロセッサＰ２のア
クセス処理は終了しているので、直ちに優先順位−位と
判定され、Ｔ００ステートの後半あたりでアクセス許可
信号１０ａが出力される。
一方プロセッサＰ２は、Ｔｚｔステートの先頭でアクセ
ス要求信号９Ｃを出力し始めるが、アクセス要求信号同
期化部６にラッチされるシステムクロックの８３ステー
トの後半部の立ち上がりではすでにプロセッサＰＯのア
クセス処理が終了しているため、連続してアクセスが許
可されている。アクセス要求信号９ｃは、Ｔａｘステー
トの終了までに行えば良いため、無駄なウェートステー
ト（ＶＳ）を挿入することなく３システム・クロック周
期分のアクセス時間を確保することができる。もし。
ス要求信号９Ｃを出力し始めるが、アクセス要求信号同
期化部６にラッチされるシステムクロックの８３ステー
トの後半部の立ち上がりではすでにプロセッサＰＯのア
クセス処理が終了しているため、連続してアクセスが許
可されている。アクセス要求信号９ｃは、Ｔａｘステー
トの終了までに行えば良いため、無駄なウェートステー
ト（ＶＳ）を挿入することなく３システム・クロック周
期分のアクセス時間を確保することができる。もし。
プロセッサＰ２のアクセス要求信号が１マシンクロック
周期分早く出力されたとすると、必要最小限である１ウ
エート・ステート（Ｗ Ｓ ）だけ挿入し、１マシン・
クロック周期分だけアクセス要求信号９Ｃが引き伸され
ることになるが、共有資源へのアクセス占有期間はやは
り３システム・クロック周期で完了する。マシン・クロ
ックの位相を１８００ずらすことにより、実質的にすべ
てのシステムクロックステートの立ち上がりでアクセス
要求信号が出力される可能性が生まれるため、グループ
が異なるプロセッサ間でのアクセス調停処理をより厳密
に行うことができる。第２図に示す例においては、プロ
セッサＰｏとプロセッサＰ２とが異なるグループに属す
るため、共有資源を占有する期間は常に３システム・ク
ロック周期となり、必要最低限のアクセス時間を損失時
間ＬＴを生じずに保障できる。第２図と第３図を比較す
ると、本発明の実施例は、従来例よりも２５％程度共有
資源の利用効率が向上しているのがわかる。
周期分早く出力されたとすると、必要最小限である１ウ
エート・ステート（Ｗ Ｓ ）だけ挿入し、１マシン・
クロック周期分だけアクセス要求信号９Ｃが引き伸され
ることになるが、共有資源へのアクセス占有期間はやは
り３システム・クロック周期で完了する。マシン・クロ
ックの位相を１８００ずらすことにより、実質的にすべ
てのシステムクロックステートの立ち上がりでアクセス
要求信号が出力される可能性が生まれるため、グループ
が異なるプロセッサ間でのアクセス調停処理をより厳密
に行うことができる。第２図に示す例においては、プロ
セッサＰｏとプロセッサＰ２とが異なるグループに属す
るため、共有資源を占有する期間は常に３システム・ク
ロック周期となり、必要最低限のアクセス時間を損失時
間ＬＴを生じずに保障できる。第２図と第３図を比較す
ると、本発明の実施例は、従来例よりも２５％程度共有
資源の利用効率が向上しているのがわかる。
以上、本実施例の効果を従来例と比較して示した。第２
図で示したのは、異なるグループに属するプロセッサ間
でのアクセス調停の様子を示したが、同一のグループ内
に属するプロセッサ間では基本的に第３図と同様のタイ
ミングによってアクセス調停処理がなされる０本実施例
によって得られる効果を有効に引き出すためには、グル
ープを細分化すれば良い０本発明により無駄時間が減少
し、共有資源の利用効率が向上するため、プロセッサ間
のアクセス競合も減少させることができる。
図で示したのは、異なるグループに属するプロセッサ間
でのアクセス調停の様子を示したが、同一のグループ内
に属するプロセッサ間では基本的に第３図と同様のタイ
ミングによってアクセス調停処理がなされる０本実施例
によって得られる効果を有効に引き出すためには、グル
ープを細分化すれば良い０本発明により無駄時間が減少
し、共有資源の利用効率が向上するため、プロセッサ間
のアクセス競合も減少させることができる。
本発明によれば、処理装置をいくつかのグループに分け
１位相をずらしたマシン・クロックをグループの数だけ
用意し、グループに対応して供給することにより、処理
装置から出力される共有資源へのアクセス要求信号が出
力されている時刻をずらすことによって、実質的にマシ
ンクロック周期より小さな単位でのアクセス調停処理が
可能となり、したがってより厳密なタイミングでのアク
セス調停処理が実現できるため、無駄時間を減少させ、
アクセス競合による処理装置側の処理能力損失をより小
さくシ、実質的な共有資源アクセス・スループットを向
上させることができる効果がある。
１位相をずらしたマシン・クロックをグループの数だけ
用意し、グループに対応して供給することにより、処理
装置から出力される共有資源へのアクセス要求信号が出
力されている時刻をずらすことによって、実質的にマシ
ンクロック周期より小さな単位でのアクセス調停処理が
可能となり、したがってより厳密なタイミングでのアク
セス調停処理が実現できるため、無駄時間を減少させ、
アクセス競合による処理装置側の処理能力損失をより小
さくシ、実質的な共有資源アクセス・スループットを向
上させることができる効果がある。
第１図は本発明の回路の一実施例を示すブロック図、第
２図は本発明のアクセス調停タイミング図、第３図は従
来例のアクセス調停タイミング図である。 ＰＯ−Ｐ３・・・プロセッサ、１〜２プロセツサ・グル
ープ、３・・・システム・クロック発生器、３ａ・・・
システム・クロック、４・・・分局層フィリップ・フロ
ッゾ、４ａ〜４ｂ・・・マシン・クロック、５・・・ア
ービタ回路、６・・・アクセス要求信号同期化部、７・
・・アクセス要求信号ゲート部、８・・・アクセス要求
信号優先順位決定部、９ａ〜９ｄ・・・アクセス要求信
号、１０ａ〜１０ｄ・・・アクセス許可信号、１１８〜
ｌｌｂ・・・損失時間（ＬＴ）、１２・・・ウエート・
ステート（ＷＳ）。 て ２ ■ 了７ｔスＦｉ引Ｉτｔｉｃ
２図は本発明のアクセス調停タイミング図、第３図は従
来例のアクセス調停タイミング図である。 ＰＯ−Ｐ３・・・プロセッサ、１〜２プロセツサ・グル
ープ、３・・・システム・クロック発生器、３ａ・・・
システム・クロック、４・・・分局層フィリップ・フロ
ッゾ、４ａ〜４ｂ・・・マシン・クロック、５・・・ア
ービタ回路、６・・・アクセス要求信号同期化部、７・
・・アクセス要求信号ゲート部、８・・・アクセス要求
信号優先順位決定部、９ａ〜９ｄ・・・アクセス要求信
号、１０ａ〜１０ｄ・・・アクセス許可信号、１１８〜
ｌｌｂ・・・損失時間（ＬＴ）、１２・・・ウエート・
ステート（ＷＳ）。 て ２ ■ 了７ｔスＦｉ引Ｉτｔｉｃ
Claims (1)
- １、複数の処理装置から共有資源へのアクセス要求信号
を調停し、１つのアクセス要求信号を選択してそれを出
力した処理装置にアクセス許可を与える信号制御回路に
おいて、処理装置をいくつかのグループに分け、グルー
プに属する処理装置は同一位相のクロツクで制御し、グ
ループ同志は互いに適切な位相だけずれたクロツクで制
御するようにして、処理装置から共有資源へのアクセス
要求信号の出力される時期をグループ間でずらすことに
より常にグループ間でアクセス要求信号の出力されはじ
める時刻が同じにならないように制御したアクセス要求
信号を出力するアービタ回路を備えたことを特徴とする
信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19054386A JPS6347866A (ja) | 1986-08-15 | 1986-08-15 | 信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19054386A JPS6347866A (ja) | 1986-08-15 | 1986-08-15 | 信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347866A true JPS6347866A (ja) | 1988-02-29 |
Family
ID=16259833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19054386A Pending JPS6347866A (ja) | 1986-08-15 | 1986-08-15 | 信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347866A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232443A (ja) * | 1989-03-06 | 1990-09-14 | Takenaka Komuten Co Ltd | 二重壁構造 |
| US5452461A (en) * | 1989-04-28 | 1995-09-19 | Hitachi, Ltd. | Program parallelizing apparatus capable of optimizing processing time |
| JP2009255269A (ja) * | 2008-04-11 | 2009-11-05 | World Tools Co Ltd | ラチェットレンチ |
| CN103412848A (zh) * | 2013-05-11 | 2013-11-27 | 中国科学技术大学 | 一种四核处理器系统共享单一程序存储器的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274244A (en) * | 1975-12-17 | 1977-06-22 | Nec Corp | Coupling system inter-units |
| JPS5848135A (ja) * | 1981-09-17 | 1983-03-22 | Mitsubishi Electric Corp | デ−タバス制御方式 |
| JPS6097460A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 競合制御方式 |
-
1986
- 1986-08-15 JP JP19054386A patent/JPS6347866A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN103412848B (zh) * | 2013-05-11 | 2016-05-25 | 中国科学技术大学 | 一种四核处理器系统共享单一程序存储器的方法 |
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