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JPS6347803A - Sequence controller - Google Patents

Sequence controller

Info

Publication number
JPS6347803A
JPS6347803A JP19312386A JP19312386A JPS6347803A JP S6347803 A JPS6347803 A JP S6347803A JP 19312386 A JP19312386 A JP 19312386A JP 19312386 A JP19312386 A JP 19312386A JP S6347803 A JPS6347803 A JP S6347803A
Authority
JP
Japan
Prior art keywords
event
sequence
ram
axis
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19312386A
Other languages
Japanese (ja)
Other versions
JPH083734B2 (en
Inventor
Satoshi Hori
堀 聡
Toyomi Oshige
大重 豊実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61193123A priority Critical patent/JPH083734B2/en
Publication of JPS6347803A publication Critical patent/JPS6347803A/en
Publication of JPH083734B2 publication Critical patent/JPH083734B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Numerical Control (AREA)
  • Wire Bonding (AREA)
  • Programmable Controllers (AREA)

Abstract

PURPOSE:To make a fast response without the intervention of a CPU by controlling the sequence of wire bonding by a target time arrival event generating circuit, a Z-axial target position arrival even generating circuit, and a conductor circuit which has an event selector and a counter. CONSTITUTION:A CPU 1 transfers wire bonding sequence data to a RAM 8, the counter 17 is reset, and a RAM address is set to zero. Then, RAM data in an address zero is held in respective latches 9, 10, and 13. On-off control over the start of a shaft, a dumper, a clamper, etc., is performed according to the data in the latch 9. The event selector 16 selects events generated by comparators 12 and 15 and the counter 17 counts up in response to event generation to transfer RAM data in a next address to the latches 9, 10, and 13. Thus, the sequence is advanced without the intervention of the CPU 1.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ワイヤボンディング装置のボンディングシー
ケンスの制御を行なうシーケンス制御装置に関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a sequence control device that controls the bonding sequence of a wire bonding device.

〔従来の技術〕[Conventional technology]

第4図は、例えば雑誌「オートメーション」の第26巻
第4号41頁に示されているワイヤボンダ制御部の系統
図である。第4図において、1は制御用CPU、2X、
2Y、2Zばx、y、z軸の軸制御ハードウェア、3は
軸駆動モータ、4はCPUバス、5はダンパ、クランパ
などの制御のためのオン・オフ制御駆動ハードウェア、
6は下面検知リミットスイッチなどの入力インタフェー
スである。
FIG. 4 is a system diagram of the wire bonder control section shown, for example, in the magazine "Automation", Vol. 26, No. 4, page 41. In FIG. 4, 1 is a control CPU, 2X,
2Y, 2Z are axis control hardware for the x, y, and z axes, 3 is an axis drive motor, 4 is a CPU bus, 5 is on/off control drive hardware for controlling dampers, clampers, etc.
6 is an input interface such as a bottom detection limit switch.

次に動作についてz軸を例として説明する。ワイヤボン
ディングシーケンスはCPUIにプログラムの形で記憶
されており、軸を駆動する際には軸制御ハードウェア2
Zにデータをセットし、ダンパ、クランパなどの制御の
際にはオン・オフ制御駆動ハードウェア5にデータをセ
ットする。CPUIは、ボンディング中は入力インタフ
ェース6やZ軸の軸制御ハードウェア2Zのデータを読
んで、下面検知したか又はZ軸の位置が目標値に到達し
たかを常に関ししてワイヤボンディングシーケンスを制
御する。
Next, the operation will be explained using the z-axis as an example. The wire bonding sequence is stored in the CPUI in the form of a program, and when driving the axis, the axis control hardware 2
Data is set in Z, and data is set in the on/off control drive hardware 5 when controlling dampers, clampers, etc. During bonding, the CPU reads data from the input interface 6 and the Z-axis control hardware 2Z, and controls the wire bonding sequence based on whether the bottom surface has been detected or the Z-axis position has reached the target value. do.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のシーケンス制御装置は以上のように構成されてい
るので、ボンディング中CPUIは常にシーケンス制御
のために働かねばならず、ボンディングバンドのずれの
ための軸制御補正計算を行なうためには複雑なプログラ
ム構成となり、またソフトウェアでシーケンスを進める
ため、高速応答ができないなどの問題があった。
Since the conventional sequence control device is configured as described above, the CPU must always work for sequence control during bonding, and a complicated program is required to perform axis control correction calculations for bonding band deviation. However, since the sequence is progressed by software, there were problems such as the inability to provide high-speed response.

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ワイヤボンディングシーケンス
をハードウェアで制御し、CPUをシーケンス制御のタ
スクから解放すると共に高速応答を可能にし、より高速
のボンディングが可能なシーケンス制御装置を得ること
にある。
The present invention has been made in view of these points, and its purpose is to control the wire bonding sequence with hardware, relieve the CPU from the task of sequence control, enable high-speed response, and achieve even higher speeds. The object of the present invention is to obtain a sequence control device capable of high-speed bonding.

〔問題点を解決するための手段〕[Means for solving problems]

このような目的を達成するために本発明は、ワイヤボン
ディングシーケンス制御データを格納するRAMと、目
標時間到達のイベントを発生する目標時間到達イベント
発生回路と、Z軸目標位置到達のイベントを発生するZ
軸目標位置到達イベント発生回路と、目標時間到達のイ
ベントとZ軸目標位置到達イベントを選択するイベント
セレクタと、イベント発生毎にRAMアドレスを加算す
るカウンタとを装置のコンダクタ回路に設けるようにし
たものである。
In order to achieve such an object, the present invention includes a RAM that stores wire bonding sequence control data, a target time arrival event generation circuit that generates an event of reaching a target time, and a circuit that generates an event of reaching a Z-axis target position. Z
The conductor circuit of the device is provided with an axis target position arrival event generation circuit, an event selector that selects the target time arrival event and the Z-axis target position arrival event, and a counter that adds a RAM address each time an event occurs. It is.

〔作用〕[Effect]

本発明においては、ボンディングスタート指令の後は、
CPUの介在なしにシーケンスを制御する。
In the present invention, after the bonding start command,
Control sequences without CPU intervention.

〔実施例〕〔Example〕

本発明に係わるシーケンス制御装置の一実施例を第1図
に示す。第1図において、7はワイヤボンディングシー
ケンスを制御するコンダクタ回路である。第1図におい
て第4図と同一部分又は相当部分には同一符号が付しで
ある。コンダクタ回路7はスタート信号al、位置パル
スa2および位置決め完了信号a3を出力する。
An embodiment of a sequence control device according to the present invention is shown in FIG. In FIG. 1, 7 is a conductor circuit that controls the wire bonding sequence. In FIG. 1, the same or equivalent parts as in FIG. 4 are given the same reference numerals. The conductor circuit 7 outputs a start signal al, a position pulse a2, and a positioning completion signal a3.

第2図にコンダクタ回路7の内部を示す、第2図におい
て、8はワイヤボンディングシーケンスデータを格納す
るRAM、9は軸スタート信号およびダンパ、クランパ
などの駆動信号のラッチ、10は目標時間のラッチ、1
1はタイマ、12は目標時間とタイマ11の計数時間と
を比較するタイマ用比較器、13はZ軸目標位置のラッ
チ、14はZ軸位置カウンタ、15はZ軸目標位置と計
数されたZ軸位置とを比較するZ軸位置用比較器、16
はイベントを選択するイベントセレクタ、17はRAM
アドレスをイベント発生毎に加算するカウンタ、18は
イベント信号線である。また、ラッチ10.タイマ11
.比較器12は目標時間到達イベント発生回路を構成し
、ラッチ13.カウンタ14.比較器15はZ軸目標位
置到達イベント発生回路を構成する。
Figure 2 shows the inside of the conductor circuit 7. In Figure 2, 8 is a RAM for storing wire bonding sequence data, 9 is a latch for axis start signals and drive signals for dampers, clampers, etc., and 10 is a target time latch. ,1
1 is a timer, 12 is a timer comparator that compares the target time and the counting time of timer 11, 13 is a latch for the Z-axis target position, 14 is a Z-axis position counter, and 15 is a Z-axis that is counted as the Z-axis target position. Z-axis position comparator for comparing with the axis position, 16
is an event selector that selects an event, and 17 is a RAM
A counter 18 increments an address every time an event occurs, and 18 is an event signal line. Also, latch 10. timer 11
.. The comparator 12 constitutes a target time reaching event generation circuit, and the latch 13. Counter 14. The comparator 15 constitutes a Z-axis target position arrival event generation circuit.

次にコンダクタ回路7の動作について説明する。Next, the operation of the conductor circuit 7 will be explained.

CPUIよりRAM8にワイヤボンディングシーケンス
データを転送し、RAMアドレスをOにする。各ラッチ
9,10.13にアドレス0のRAMデータが保持され
る。ランチ9のデータによって、軸のスタートおよびダ
ンパ、クランパなどのオン・オフ制御がなされる。イベ
ントセレクタ16は比較器12.15から発生するイベ
ントを選択し、このイベント発生によりカウンタ17は
加算され、次のアドレスのRAMデータがラッチ9.1
0.13へ転送される。このようにしてシーケンスは、
CPUIの介在なしに進捗し、CPU制御が必要な場合
、RAMデータによってイベント発生時にイベントセレ
クタ16がインクラブドリクエストbによるインクラブ
ドを要求して、CPUIによるシーケンス制御を行なう
こともできる。
Transfer the wire bonding sequence data from the CPUI to the RAM 8 and set the RAM address to O. RAM data at address 0 is held in each latch 9, 10.13. The launch 9 data controls the start of the axis and the on/off of dampers, clampers, and the like. The event selector 16 selects an event generated from the comparator 12.15, and upon occurrence of this event, the counter 17 is incremented, and the RAM data at the next address is latched to the latch 9.1.
Transferred to 0.13. In this way the sequence is
If the process progresses without the intervention of the CPU and CPU control is required, the event selector 16 requests inclusion by included request b when an event occurs based on RAM data, and sequence control by the CPU can be performed.

なお、上記実施例では、Z軸絶対位置をイベント発生の
1つとしたが、この部分を第3図に示す構成にするとZ
軸の下面からの高さをイベントにすることができる。第
3図において、19はCPU1より設定される下面位置
を保持するランチ、20はZ軸絶対位置より下面位置を
引く減算器である。この構成を用いれば、ラッチ19に
最新の下面位置を設定することにより、正確な下面から
の高さでイベントを発生できる。
In the above embodiment, the Z-axis absolute position is one of the event occurrences, but if this part is configured as shown in FIG.
The height from the bottom of the axis can be used as an event. In FIG. 3, 19 is a launcher that holds the bottom position set by the CPU 1, and 20 is a subtracter that subtracts the bottom position from the Z-axis absolute position. If this configuration is used, by setting the latest bottom surface position in the latch 19, an event can be generated at an accurate height from the bottom surface.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、目標時間到達イベント発
生回路とZ軸目標位置到達イベント発生回路とイベント
セレクタとカウンタとを有するコンダクタ回路でワイヤ
ボンディングシーケンスを制御することにより、CPU
の介在なしにワイヤボンディングシーケンスを制御する
ことができるので、高速に応答できる効果があり、また
、CPUがボンディング中に他の演算をする余裕を持て
るため、より細いワイヤボンディング制御を行なうこと
ができる効果がある。
As explained above, the present invention controls a wire bonding sequence using a conductor circuit having a target time arrival event generation circuit, a Z-axis target position arrival event generation circuit, an event selector, and a counter.
Since the wire bonding sequence can be controlled without the intervention of effective.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係わるシーケンス制ff1I装置の一
実施例を示す系統図、第2図は第1図の装置を構成する
コンダクタ回路を示す系統図、第3図はZ軸目標位置到
達イベント発生回路の他の例を示す系統図、第4図は従
来のシーケンス制御装置を示す系統図である。 1・・・CPU、2X、2Y、2Z・・・軸制御ハード
ウェア、3・・・軸駆動モータ、7・・・コンダクタ回
路。
Fig. 1 is a system diagram showing an embodiment of the sequence system ff1I device according to the present invention, Fig. 2 is a system diagram showing a conductor circuit that constitutes the device in Fig. 1, and Fig. 3 is a diagram showing the Z-axis target position arrival event. FIG. 4 is a system diagram showing another example of a generating circuit. FIG. 4 is a system diagram showing a conventional sequence control device. 1...CPU, 2X, 2Y, 2Z...axis control hardware, 3...axis drive motor, 7...conductor circuit.

Claims (2)

【特許請求の範囲】[Claims] (1)ワイヤボンディングシーケンスを制御するコンダ
クタ回路を備え、このコンダクタ回路は、ワイヤボンデ
ィングシーケンス制御データを格納するRAMと、目標
時間到達のイベントを発生する目標時間到達イベント発
生回路と、Z軸目標位置到達のイベントを発生するZ軸
目標位置到達イベント発生回路と、前記目標時間到達の
イベントとZ軸目標位置到達イベントを選択するイベン
トセレクタと、イベント発生毎にRAMアドレスを加算
するカウンタとを有し、前記イベントセレクタによって
選ばれたイベントによってシーケンスを進めることを特
徴とするシーケンス制御装置。
(1) A conductor circuit that controls the wire bonding sequence is provided, and this conductor circuit includes a RAM that stores wire bonding sequence control data, a target time arrival event generating circuit that generates an event of reaching the target time, and a Z-axis target position It has a Z-axis target position arrival event generation circuit that generates an event of arrival, an event selector that selects an event of reaching the target time and a Z-axis target position arrival event, and a counter that adds a RAM address each time an event occurs. , a sequence control device characterized in that the sequence is advanced according to an event selected by the event selector.
(2)Z軸目標位置は、下面位置からの相対位置である
ことを特徴とする特許請求の範囲第1項記載のシーケン
ス制御装置。
(2) The sequence control device according to claim 1, wherein the Z-axis target position is a relative position from a bottom surface position.
JP61193123A 1986-08-18 1986-08-18 Sequence control device Expired - Lifetime JPH083734B2 (en)

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JPH083734B2 JPH083734B2 (en) 1996-01-17

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JPH083734B2 (en) 1996-01-17

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