JPS634712A - 半導体しや断器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｒ発明の属する技術分野〕 この発明はＣＴＯサイリスタを用いた両方向通電形の半
導体しゃ断器の主回路方式に関する。

〔従来技術とその問題点〕

ＧＴＯサイリスタを半導体しゃ断器に適用する場合に、
主回路インダクタンスに蓄積されたエネルギーによって
ＧＴＯサイリスタに過電圧が生じる。それを抑制するた
めＧＴＯサイリスタと並列に非直線抵抗器（以下、アレ
スタと呼ぶ。）が接続される。アレスタ１素子当たりの
消費エネルギーには制限があり、消費エネルギーが大き
い場合にはアレスタ素子を並列接続して対応する。

第４図はＧＴＯサイリスタを用いた両方向通電形の半導
体しゃ断器の従来の接続図である。この第１図において
、１は直流電源、２は電源のインダクタンス、３はイン
ダクタンスを含む負荷である。４，５はＧＴＯサイリス
タで、それぞれ逆並列にダイオード６．７が接続されて
いる。両ＧＴ０サイリスタ４，５は互いに逆極性にて直
列接続されて電源１と負荷３との間の給電線に挿入され
ている。８はアレスタで一般に電圧制限用ギャップレス
アレスタで金属酸化物系の非直線抵抗器が用いられる。

また、スナバコンデンサ４Ｃとスナバ抵抗４Ｒを直列接
続し、このスナバ抵抗４Ｒにスナバダイオード４Ｄを並
列接続して構成されたスナバ回路４ＳがＧＴＯサイリス
タ４に並列接続されている。同様にＧＴＯサイリスタ５
にも、スナバコンデンサ５Ｃとスナバ抵抗５Ｒを直列接
続し、このスナバ抵抗５Ｒにスナバダイオード５Ｄを並
列接続して構成したスナバ回路５Ｓが並列接続される。

第５図は第４図に示したしゃ断器の各部の動作波形であ
り、各横軸は時間軸である。

第５閏において（イ）は負荷電流Ｉ３、（ロ）はＧＴＯ
サイリスタ４の電流Ｉ４、（ハ）はアレスタ８の電？Ｍ
、Ｔ　ｓ、（ニ）はＧＴＯサイリスタ４の電圧Ｖ４をの
経過例を示している。

従来の半導体しゃ断器の各部の動作を第４図。

第５図により以下に説明する。

時刻ｔ。に負荷側で短絡事故が生じたとすると、しゃ断
器を流れる電流（以下事故電流と呼ぶ。）は増加してい
く。

事故電流が検出され、時刻ｔ１でＧＴＯサイリスタ４が
オフされる。事故電流はスナバダイオード４Ｄを経由し
てスナバコンデンサ４Ｃを充電していく。主回路インダ
クタンスに蓄積された電磁エネルギーが大きいとスナバ
コンデンサ４Ｃの電圧がアレスタ８の制限電圧Ｅ１を超
えアレスタ８に電流が流れ始め、事故電流Ｉ３またはア
レスタ８の電流Ｉ、は、 （ただし、Ｉｆｆ＋’Ｓ　≧Ｏとする。）にて表される
ように減衰する。ここに、ｔｏはしゃ断電流値、Ｌ２は
電源インダクタンス、［、□は負荷インダクタンスであ
る。

時刻ｔ２になるとアレスタ８が主回路インダクタンスの
電磁エネルギーを消費し、しゃ断が完了する。しゃ断動
作当たりのアレスタ８の消費エネルギーＱは、 にて表される。

このように、アレスタ８はしゃ断動作時に負荷インダク
タンスのＥ　ｉｆｆエネルギーを消費する。また、その
エネルギーは遮断電流の２乗に比例して太き（なる。

よって、負荷インダクタンス、しゃ断電流が大きくなる
と、アレスタの消費エネルギーが大きくなる。アレスタ
素子は一般に熱容量が小さく、且つ最大許容温度も１５
０℃以下と低いためアレスタ素子の並列数が多くなる。

そのため装置が大形化する。装置の構造が複雑になる。

コストが高くなるなどの欠点がある。

〔発明の目的〕

本発明は、上記に鑑み、ＧＴＯサイリスタを用いた両方
向通電形半導体しゃ断器において、負荷電流のしゃ断時
間（ＧＴＯサイリスタがオフしてから事故電流が零に減
衰するまでの時間）を実用的な時間にしてアレスタの消
費エネルギーを小さくしアレスタ素子の並列数を低減で
きる回路方式を提供することを目的とする。

〔発明の要点〕

上記目的は、本発明によれば、それぞれゲートターンオ
フサイリスタ（以下ＧＴＯサイリスタと呼ぶ。）とダイ
オードとの逆並列回路を２Ｍｌ互いに逆極性に直列接続
し、且つその直列接続体に、主回路インダクタンスに蓄
積されたエネルギーの処理とＧＴＯサイリスタの過電圧
防止のために非直線抵抗器を並列接続してなる両方向ｉ
ｉ１！電形の半導体しゃ断器において、前記非直線抵抗
器の消費エネルギーを低減し、その小形化を図るため、
前記直列接続体を構成する両逆並列回路の共通接続点に
フリーホイリングダイオードと減衰抵抗との直列回路の
一端を接続し、その直列回路の他端は該直列回路が負荷
と並列になる如くに選ばれた負荷側端子に相当する点に
接続することによって達成される。

即ち、本発明は両方向の負荷インダクタンスの電磁エネ
ルギーをアレスタと減衰抵抗に分担させて、実用的な時
間でしゃ断できるような減衰抵抗の値にすることにより
アレスタの消費エネルギーを抑制しようとするものであ
る。

〔発明の実施例〕

本発明による半風体しゃ断器の実施例を示す主回路接続
図を第１図に示す。

第１図において、９はフリーホイリングダイオード、１
０は減衰抵抗であり、フリーホイリングダイオード９の
カソード側は両ＧＴＯサイリスタ４．５のカソード側に
共通に接続されていて、フリーホイリングダイオード９
の７ノード側は減衰抵抗ＩＯを介して負荷３に並列にな
るような負荷側端子１１に接続されている。その他につ
いては第１図と同じ構成である。

第２図は第１図に示した実施例の各部の動作波形をそれ
ぞれ横軸に時間軸をとって示したものである。

第２図において（イ）は負荷電流Ｉ３、（ロ）はＧＴＯ
サイリスタ４の電流■４、（ハ）はアレスタ８の電流Ｉ
８、（ニ）はフリーホイリングダイオード９の電流■１
、（ホ）はＧＴＯサイリスタ４の電圧ｖ４を示している
。

本発明による手厚体しゃ断器の実施例の各部の動作を第
１図、第２図により以下に説明する。

時間ｔ０に負荷側で短絡事故が生じ、しゃ断器を流れる
電流（以下、事故電流と呼ぶ。）は増加していく。

事故電流が検出され、時刻ｔ１になるとＧＴＯサイリス
タ４がオフされる。事故電流はスナバダイオード４Ｄを
経由してスナバコンデンサ４Ｃを充電していく。主回路
インダクタンスに蓄積された電磁エネルギーが大きいと
、スナバコンデンサ４Ｃの電圧がアレスタ８の制限電圧
Ｅ、を超え、事故電流がアレスタ８とフリーホイリング
ダイオード９とに分流して流れはじめる。アレスタ８の
電流Ｉ、は減少し、フリーホイリングダイオード９の電
流Ｉ９は増加していく。

時刻ｔ２になるとアレスタ８の電流Ｉ８は零に減衰する
。このときフリーホイリングダイオード９の電流■、は
最大となる。時間ｔ、になると主回路インダクタンスの
電磁エネルギーを消費し、フリーホイリングダイオード
９の電流Ｉ、は零に減衰する。そしてしゃ断が完了する
。

第３図は、減衰抵抗１０の値Ｒに対するアレスタ８の消
費エネルギーＱおよびしゃ断時間Ｔのとの関係を示すグ
ラフである。これから明らかのように、減衰抵抗Ｒを小
さくするとアレスタの消費エネルギーＱは小さくなるが
、しゃ断時間Ｔは大゛　　きくなる。

Ｑ、、、、Ｔ、、、はそれぞれフリーホイリングダイオ
ードのない場合におけるアレスタの消費エネルギー、シ
ゃ断時間の値を示す。

例えば、しゃ断時間を’ｒ＝Ｔｏ　＞”ｌ’〜に選ぶと
減衰抵抗はＲ’＝Ｒ，となり、アレスタの消費エネルギ
ーはＱ＝ＱＯ＜Ｑ工となる。したがって、しゃ断時間Ｔ
を適当な値に選びながらアレスタの消費エネルギーを低
減することができる。

〔発明の効果〕

ＧＴＯサイリスタを両方向通電形半導体しゃ断器に適用
する場合、ＧＴＯサイリスタとＧＴＯサイリスタに並列
接続されたダイオードからなる回路を極性を反転させて
直列接続した回路で主回路インダクタンスに蓄積された
電磁エネルギーによってしゃ断動作時ＧＴＯサイリスタ
に過電圧が生じる。それの抑制のためＧＴ○サイリスタ
と直列ダイオードと並列にアレスタが接続される。この
場合アレスタは主回路インダクタンス（＝電源インダク
タンス十負荷インダクタンス）の電磁エネルギーをすべ
て消費するためその消費エネルギーは大きなものとなる
。

アレスタ１素子当たりの消費エネルギーには制限があり
消費エネルギーが大きいとアレスタ素子の並列数が多く
なるが、本発明によればＧＴＯサイリスタのカソード側
に負荷と並列になるようにフリーホイリングダイオード
と減衰抵抗の直列回路を接続し、減衰抵抗の値を適当に
選ぶことにより負荷電流を実用的な時間でしゃ断できる
と共にアレスタの消費エネルギーが小さくできる。また
フリーホイリングダイオードと減衰抵抗との直列回路を
両ＧＴＯサイリスタの共通接続点に接続しているため両
方向に共用できる。そのため装置の小形化、簡素化、低
価格化ができる。また第３図からしゃ断時間を長く許容
できる場合には、減衰抵抗として特別な抵抗器を設ける
ことなく、回路内に存在するほとんど零の抵抗で済ませ
ることもでき、そうすればアレスタの消費エネルギーを
最も小さくできる。

【図面の簡単な説明】

第１図は本発明による半導体しゃ断器の実施例の主回路
接続図、第２図は第１図に示す本発明による半導体しゃ
断器の主回路の各部の動作波形図、第３図はアレスタの
消費エネルギー、しゃ断時間と減衰抵抗との関係を表す
グラフ、第４図は従来の半導体しゃ断器の実施例を示す
主回路接続図、第５図は第４図に示す従来の半導体しゃ
断器の主回路の各部の動作波形図である。 １は直流電源、２は電源のインダクタンス、３は負荷、
４，５は抵抗、６，７はダイオード、８はアレスタ、９
はフリーホイリングダイオード、１０は減衰抵抗。 第１図 冨２０

Claims (1)

1. 【特許請求の範囲】 １）それぞれゲートターンオフサイリスタ（以下ＧＴＯ
   サイリスタと呼ぶ。）とダイオードとの逆並列回路を２
   組互いに逆極性に直列接続し、且つその直列接続体に、
   主回路インダクタンスに蓄積されたエネルギーの処理と
   ＧＴＯサイリスタの過電圧防止のために非直線抵抗器を
   並列接続してなる両方向通電形の半導体しゃ断器におい
   て、前記非直線抵抗器の消費エネルギーを低減し、その
   小形化を図るため、前記直列接続体を構成する両逆並列
   回路の共通接続点にフリーホイリングダイオードと減衰
   抵抗との直列回路の一端を接続し、その直列回路の他端
   は該直列回路が負荷と並列になる如くに選ばれた負荷側
   端子に相当する点に接続したことを特徴とする半導体し
   ゃ断器。 ２）前記フリーホイリングダイオードを含む回路はフリ
   ーホイリングダイオードと減衰抵抗との直列回路からな
   ることを特徴とする特許請求の範囲第１項記載半導体し
   ゃ断器。