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JPS6346751A - ２つの金属化面間の絶縁層中に低抵抗接合層を製造する方法 - Google Patents

２つの金属化面間の絶縁層中に低抵抗接合層を製造する方法

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Publication number
JPS6346751A
JPS6346751A JP20076387A JP20076387A JPS6346751A JP S6346751 A JPS6346751 A JP S6346751A JP 20076387 A JP20076387 A JP 20076387A JP 20076387 A JP20076387 A JP 20076387A JP S6346751 A JPS6346751 A JP S6346751A
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JP
Japan
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layer
insulating layer
silicon oxide
metallization
auxiliary
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JP20076387A
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English (en)
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フイリンダー、グレワール
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば高密度半導体集積回路における配線面
として使用されるような酸化ケイ素からなりまた２つの
金属化面を分離する絶縁層中の垂直な溝又は接触孔を満
たす低抵抗の金属接合層を製造する方法に関する。
〔従来の技術〕
半導体デバイスの小型化により既に１μｍ以下の構造が
作られている。実装密度が益々高まるにつれより多くの
重り合う金属化面に相応する回路を配列することが必要
となる。これらの面間で特定な箇所に電気接点を作るに
は、２つの原理的に異なる方法がある。一方はこれらの
垂直接合をビラール（Ｐｉｌｌａｒ）法で直接金属化面
上に施し、引き続き相互に絶縁する方法であり、他方は
まず絶縁し、次いで初めて、金属で満たされる接触孔〔
いわゆるヴイアホール（シ１ａ−ｈｏｌｅｓ）　］を設
ける方法である。これらの接触孔が正確に調整されてい
ないか又は単純化するために金属化面のくを路よりも大
きな直径を有している場合には、ノンネステッドヴィア
ホール（ｎｏｎ−ｎｅｓｔｅｄ　ｖｉａ　ｈｏｌｅｓ）
と云われている。
接触孔のない垂直配線は従来２つの方法により製造され
た。オークリ−（Ｒ，Ｅ、０ａｋｌｅｙ）その他は“Ｉ
ＥＥＥ−ＶＬＳ４　Ｍｕｌｔｉｌｅｖｅｌ　Ｉｎｔｅｒ
ｃｏｎｎｅｃｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ”　（１
９８４年）でそのピラール法について報告している。そ
れによれば第１の金属化面のＮ、電路は三層、有利には
アルミニウムークロム−アルミニウムから構成されてい
る。所望の垂直接合はフォトレジストマスクを用いて選
択的エツチングにより製造するが、その際中間層は腐食
障壁として第１金属化面を保護する役割をする。平らな
絶縁層としてポリイミドを使用しているが、これは最終
的に接点が露出されるまでエツチングされる。ポリイミ
ドの使用はその吸湿特性により制限され、更に層から層
へプレーナ化は悪くなる。
１９８５年の“ＩＥＥＥ−νＬＳＩ　ＦＩｕＩｔ目ｅｖ
ｅｌ　Ｉｎｔｅｒｃ。
ｎｎｅｃｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ”におけるロ
スマン（Ｌ、Ｂ、Ｒ。
ｔｂｍａｎｎ）その他による講演によれば導電路が酸化
マグネシウムのフードを装備するリフトオッフ（Ｌｉｆ
ｔ−Ｏｆｆ）法が公知であるが、このフードは酸化ケイ
素を全面的に施しエツチング除去した後選択的に溶出し
、その際その上に存在する酸化ケイ素層も一緒に除去さ
れる。この方法の欠点は酸化ケイ素層を極めて良好な均
一性で施さなければならず、これは製造技術的にみて橿
めて実施が困難なことである。
〔発明が解決しようとする問題点］ 本発明の目的は、次の要件を満たす多層配線の製法を提
供することにある。
（１）配線がサブミクロン範囲の導電路間隔で可能なこ
と （２）非プレーナ表面を有する金属化面間の接合を得る
ことができること （３）金属化開面への絶縁層の設置が無空洞状態で行わ
れること （４）面から面へ地形が一層よくなりまた良好なエツジ
被覆が得られること （５）非吸湿性の誘電体が使用されることｃ問題点を解
決するための手段〕 これらの目的は本発明による方法により以下に記載の各
処理工程を実施することにより達成される。
ａ）　プレーナ化を助ける補助層を有する酸化ケイ素か
らなる絶縁層を第１の金属化面上に施し、ｂ）第１の金
属化面の表面が露出するまでこの二重層を除去し、 ｃ）ｇ食障壁として作用し低抵抗の金属接合を形成する
層及びもう１つの金属層を全面的に析出させ、 ｄ）　選択的ドライエツチングによりまず金属製導電層
を、次にそれに相応する障壁層を構造化し、ｅ）　プレ
ーナ化を助ける補助層を有する酸化ケイ素からなる絶縁
層をａ）およびｂ）に記載したのと同様の方法で施し、 ｆ）第２の金属化面を製造する。
金属化面間で未調整接触孔内に低抵抗の接合層を製造す
るため先の処理工程Ｃ）、ｄ）及びｅ）の代りに以下の
ように実施することは本発明の枠内に属する。
（１）酸化ケイ素からなる絶縁層を析出させ、（２）未
調整接触孔をドライエツチングし、（３）低抵抗の導電
層を接触孔が埋め込まれるまで均一に析出させ、 （４）　　この層を接触孔のみが金属で満たされるよう
になるまで除去する。
（実施例〕 次に本発明を２つの実施例及び本発明方法の各工程を略
示する第１図〜第９図に基づき詳述する。
第１図：　基板１、例えばホウ素−リン−ケイ酸ガラス
で被覆された高密度集積回路を含むケイ素板の表面に、
有利にはアルミニウムからなる第１の金属化面２の導電
路を施す。
第２図：　導電路２の上に厚さ約Ｑ、７μｍの酸化ケイ
素層３を陰極スパッタリングによりに又は化学的気相析
出法−ＬＰＣＶＤ法により）施し、その上に１７さ１μ
ｍのポリイミド、層又はレジスト層を設ける。これは４
０％までの僅少なプレーナ化をもたらす。ポリイミドの
代りに肩４としてスピン・オン・ガラス（ｓｐｉｎ　ｏ
ｎ　ｇｌａｓ）又はプラスチックレジスト（ホトレジス
ト）を使用することもできる。その際Ｎ厚比（層４対層
３）は０．５〜２に調整する。
第３図：　マグネトロン・プラズマエッチング装置内で
、導電路２の表面が再び露出されるまで層４及び層３を
エツチングする。
第４［ｉｌ　　Ｍ圧下における化学的気相析出法により
まず腐食障壁として作用する例えば厚さ０．２μｍのタ
ングステンからなる層５を全面的に施し、その上に厚さ
０．５〜１μｍのスパッタリングされたアルミニウム層
６を施す。本発明の他の実施態様ではチタン及び窒化チ
タンも腐食障壁として使用される。
＊Ｓａ：　　ホトレジストマスクでまず層６を塩素イオ
ンを含む雰囲気中で構造化し、引続き選択的にフッ素イ
オンで障壁層５を構造化する。図面は露出した二重層５
及び６からなる導電路を配線面のスタンドの形で表すも
のである。より下方に位置するＮ２及び３はエツチング
工程で損なわれることはない。
第６図：　第２図及び第３図ですでに記載した処理工程
により、酸化ケイ素からなるもう１つの絶縁Ｗｉ７を施
し、エツチング除去し、引続きタングステン・アルミニ
ウム二重層又はアルミニウムからなる第２の導電路面８
を設ける。
第７図：　第３図に示した段階の後に析出させた酸化ケ
イ素層９が示されており、この層にはスルーホール用の
ドライエツチングで調整されなかった孔１２がエツチン
グされている。
第工皿：　　気相から化学的に均一なタングステン層１
０を析出し、層９中の孔１２のみが満たされるまでこれ
をエツチング除去する。
第９図：　アルミニウムからなる第２の導電路面１１を
全面的に析出させ構造化する。３つ以上の平面に対し第
７図及び第８図に記載した各工程を適宜繰返すと、面か
ら面へ一層良好な地形が得られる。
〔発明の効果〕
本発明の技術思想に基づく方法により、極めて短い信号
寿命の集積回路を製造し得る可能性が提供される。更に
スインチング回路は一層小型化され、これに伴い実装密
度も高められる。しかしなかんずく本発明によれば非プ
レーナ表面を有する金属化面間の低抵抗接合部が得られ
る。
【図面の簡単な説明】
第１図ないし第６図は接合層をスタッドの形で製造する
各工程を示す横断面図、第７図ないし第９図は接合層を
ヴイアホール（ｖｉａｈｏｌｅｓ）の埋め込みにより製
造する各工程を示す横断面図である。 １・・・基板、２・・・第１金、属化面、３・・・地縁
層、４・・・補助層、５・・・障壁層、６・・・金属導
電層、７・・・絶縁層、８・・・第２金属化面、９・・
・絶縁層、１０・・・低抵抗層、１１・・・第２金属化
面、１２・・・未調整接触孔。

Claims (1)

  1. 【特許請求の範囲】 １）酸化ケイ素からなりまた２つの金属化面を分離する
    絶縁層中の垂直な溝又は接触孔を満たす低抵抗の金属接
    合層を製造する方法において、 ａ）プレーナを助ける補助層（４）を有する酸化ケイ素
    からなる絶縁層（３）を第１の 金属化面（２）に施し、 ｂ）第１の金属化面（２）の表面が露出するまでこの二
    重層（３、４）を除去し、 ｃ）腐食障壁として作用し低抵抗の金属接合を形成する
    層（５）及びもう１つの金属層 （６）を全面的に析出させ、 ｄ）選択的ドライエッチングによりまず金属製導電層（
    ６）を、次にそれに相応する障壁層（５）を構造化し、 ｅ）プレーナ化を助ける補助層を有する酸化ケイ素から
    なる絶縁層（７）をａ）及びｂ）に記載したのと同様の
    方法で施し、 ｆ）第２の金属化面（８）を作る、 各処理工程からなることを特徴とする２つの金属化面間
    の絶縁層中に低抵抗の金属接合層を製造する方法。 ２）障壁層（５）にタングステン、チタン又は窒化チタ
    ンを、また金属製導電層（６）にアルミニウムを使用し
    、処理工程ｄ）に基づく選択的ドライエッチングを、障
    壁層としてタングステン、チタン又は窒化チタンを使用
    する場合には、フッ素イオンを含む雰囲気中で、またア
    ルミニウムに対しては塩素イオンを含む雰囲気中で実施
    することを特徴とする特許請求の範囲第１項記載の方法
    。 ３）障壁層（５）対金属製導電層（６）の層厚比を少な
    くとも１：２に調整することを特徴とする特許請求の範
    囲第２項記載の方法。 ４）補助層をポリイミドから形成することを特徴とする
    特許請求の範囲第１項ないし第３項のいずれか１項に記
    載の方法。 ５）補助層を射出ガラスから形成することを特徴とする
    特許請求の範囲第１項ないし第３項のいずれか１項に記
    載の方法。 ６）絶縁層のプレーナ化をマグネトロン・プラズマエッ
    チングにより行うことを特徴とする特許請求の範囲第１
    項ないし第５項のいずれか１項に記載の方法。 ７）酸化ケイ素からなる絶縁層を気相から化学的に析出
    させることにより施すことを特徴とする特許請求の範囲
    第１項ないし第６項のいずれか１項に記載の方法。 ８）酸化ケイ素からなる絶縁層（３、７及び９）をバイ
    アス陰極スパッタリングにより施すことを特徴とする特
    許請求の範囲第１項ないし第６項のいずれか１項に記載
    の方法。 ９）絶縁層（３）対補助層（４）の層厚比を０．２〜２
    ．０にすることを特徴とする特許請求の範囲第１項ない
    し第８項のいずれか１項に記載の方法。 １０）低抵抗の金属層（６）がタングステン、チタン、
    窒化チタン又はケイ化タングステン或いはケイ化チタン
    からなることを特徴とする特許請求の範囲第１項ないし
    第９項のいずれか１項に記載の方法。 １１）低抵抗層（６）の除去をフッ素イオンを含む雰囲
    気内で行うことを特徴とする特許請求の第１項ないし第
    １０項のいずれか１項に記載の方法。 １２）低抵抗層（６）の上に、この層を除去する際にプ
    レーナ化を助けるもう１つの補助層を施すことを特徴と
    する特許請求の範囲第１項ないし第１１項のいずれか１
    項に記載の方法。 １３）補助層がポリイミドからなることを特徴とする特
    許請求の範囲第１２項記載の方法。 １４）補助層が射出ガラスからなることを特徴とする特
    許請求の範囲第１２項記載の方法。 １５）金属化面間で未調整接触孔（ノンネステッドヴィ
    アホール）内に低抵抗の接合層を製造するため、 ａ）プレーナ化を助ける補助層（４）を有する酸化ケイ
    素からなる絶縁層（３）を第１の金属化面（２）に施し
    、 ｂ）第１の金属化面（２）の表面が露出するまでこの二
    重層（３、４）を除去し、 ｃ）酸化ケイ素からなる絶縁層（９）を施し、未調整接
    触孔（１２）をドライエッチングにより作成し、 ｄ）低抵抗層（１０）を接触孔が埋め込まれるまで均一
    に析出させ、 ｅ）酸化ケイ素領域上のこの層を除去する、各処理工程
    からなることを特徴とする２つの金属化面内の絶縁層中
    に低抵抗の金属接合層を製造する方法。
JP20076387A 1986-08-13 1987-08-11 ２つの金属化面間の絶縁層中に低抵抗接合層を製造する方法 Pending JPS6346751A (ja)

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DE19863627417 DE3627417A1 (de) 1986-08-13 1986-08-13 Verfahren zum herstellen von niederohmigen verbindungen in der isolationsschicht zwischen zwei metallisierungsebenen
DE3627417.8 1986-08-13

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204215A (ja) * 1992-09-04 1994-07-22 Internatl Business Mach Corp <Ibm> インタコネクトの形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5025303A (en) * 1988-02-26 1991-06-18 Texas Instruments Incorporated Product of pillar alignment and formation process
EP2081224A1 (en) * 2007-12-27 2009-07-22 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Maskless method of preparing metal contacts in a semiconductor substrate for bonding

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4045594A (en) * 1975-12-31 1977-08-30 Ibm Corporation Planar insulation of conductive patterns by chemical vapor deposition and sputtering
JPS5425178A (en) * 1977-07-27 1979-02-24 Fujitsu Ltd Manufacture for semiconductor device
DE2823855A1 (de) * 1978-05-31 1979-12-06 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
DE3060913D1 (en) * 1979-05-12 1982-11-11 Fujitsu Ltd Improvement in method of manufacturing electronic device having multilayer wiring structure
CA1169022A (en) * 1982-04-19 1984-06-12 Kevin Duncan Integrated circuit planarizing process
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
DE3345040A1 (de) * 1983-12-13 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid
US4705606A (en) * 1985-01-31 1987-11-10 Gould Inc. Thin-film electrical connections for integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204215A (ja) * 1992-09-04 1994-07-22 Internatl Business Mach Corp <Ibm> インタコネクトの形成方法

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