JPS633446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS633446A JPS633446A JP61147463A JP14746386A JPS633446A JP S633446 A JPS633446 A JP S633446A JP 61147463 A JP61147463 A JP 61147463A JP 14746386 A JP14746386 A JP 14746386A JP S633446 A JPS633446 A JP S633446A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
主ｌ上皮■且分！
この発明は、半導体装置の製造方法に関し、詳しくはＭ
ＯＳ型電界効果トランジスタの不純物拡散領域を形成す
る方法に関するものである。
ＯＳ型電界効果トランジスタの不純物拡散領域を形成す
る方法に関するものである。
丈来立投丘
例えばＭＯ５型半導体装置の一種であるシリコンゲート
ＮチャンネルＭＯＳ型電界効果トランジスタ（以下ＭＯ
Ｓ ＦＥＴと称す）の具体的構造例を第３図に示し説明
する。同図に於いて、（１）はＰ型のシリコン基板、（
２）に及び（２°）はシリコン基板（１）上に形成され
た５ｉ０２のゲート酸化膜及びフィールド酸化膜、（３
）はゲート酸化１ｊ！！（２）上に形成されたポリＳｔ
のゲート電極、（４）及び（５）はシリコン基板（１）
のゲート電極（３）近傍にＮ型不純物を注入して形成さ
れたソース及びドレイン、（６）はゲート電圧Ｖｃ印加
時にゲート電極（３）下のシリコン基板（１）表層部の
ソース（４）とドレイン（５）の間に形成されるチャン
ネル、（７）はゲート酸化膜く２）、フィールド酸化膜
（２゛）及びゲート電極（３）上に積層形成された、Ｐ
ＳＧ等の絶縁層で、素子間を接続するアルミニウム配置
ｊｌ（８）とゲート電極（３）とを絶縁する。
ＮチャンネルＭＯＳ型電界効果トランジスタ（以下ＭＯ
Ｓ ＦＥＴと称す）の具体的構造例を第３図に示し説明
する。同図に於いて、（１）はＰ型のシリコン基板、（
２）に及び（２°）はシリコン基板（１）上に形成され
た５ｉ０２のゲート酸化膜及びフィールド酸化膜、（３
）はゲート酸化１ｊ！！（２）上に形成されたポリＳｔ
のゲート電極、（４）及び（５）はシリコン基板（１）
のゲート電極（３）近傍にＮ型不純物を注入して形成さ
れたソース及びドレイン、（６）はゲート電圧Ｖｃ印加
時にゲート電極（３）下のシリコン基板（１）表層部の
ソース（４）とドレイン（５）の間に形成されるチャン
ネル、（７）はゲート酸化膜く２）、フィールド酸化膜
（２゛）及びゲート電極（３）上に積層形成された、Ｐ
ＳＧ等の絶縁層で、素子間を接続するアルミニウム配置
ｊｌ（８）とゲート電極（３）とを絶縁する。
（９）（９）は上記絶縁層（７）に形成されたソース（
４）及びドレイン（５）から電極を引き出すためのコン
タクトホールである。
４）及びドレイン（５）から電極を引き出すためのコン
タクトホールである。
上記？ＩＯ３ＦＥＴによれば、ゲート電圧Ｖｃが零であ
ればＰＮ接合が電流を遮断し、ソース（４）とドレイン
（５）間には電流が流れないが、ゲート電極（３）に正
電圧を加えると、正孔はゲート電極（３）下のシリコン
基板（１）表面から内部（図で下の方）へ押しやられ、
逆に電子は表面へ引き寄せられるようになる。そして、
引き寄せられた電子によって表面にＮ型のチャンネル（
６）が形成され、ソース（４）とドレイン（５）の間を
電流が流れる。
ればＰＮ接合が電流を遮断し、ソース（４）とドレイン
（５）間には電流が流れないが、ゲート電極（３）に正
電圧を加えると、正孔はゲート電極（３）下のシリコン
基板（１）表面から内部（図で下の方）へ押しやられ、
逆に電子は表面へ引き寄せられるようになる。そして、
引き寄せられた電子によって表面にＮ型のチャンネル（
６）が形成され、ソース（４）とドレイン（５）の間を
電流が流れる。
次に、上記ＭＯ５ＦＥＴにおけるソース（４）とドレイ
ン（５）の形成の概略を第４図を参照して説明する。同
図に示すように、先ずＰ型のシリコン基板（１）にゲー
ト酸化膜（２）及びフィールド酸化ｙ４（２’）を形成
し、ゲート酸化膜（２）上にゲート電極（３）を形成す
る。その後、ゲート電極（３）をマスクとしてイオン注
入にてゲート電極（３）近傍にＮ型不純物を注入し、ソ
ース（４）及びドレイン（５）を形成する。
ン（５）の形成の概略を第４図を参照して説明する。同
図に示すように、先ずＰ型のシリコン基板（１）にゲー
ト酸化膜（２）及びフィールド酸化ｙ４（２’）を形成
し、ゲート酸化膜（２）上にゲート電極（３）を形成す
る。その後、ゲート電極（３）をマスクとしてイオン注
入にてゲート電極（３）近傍にＮ型不純物を注入し、ソ
ース（４）及びドレイン（５）を形成する。
ところで、上記ＭＯ３ＦＥＴにおいては集積度を向上さ
せるためにソース（４）及びドレイン（５）の拡散領域
深さＸｊを浅く形成する必要があった。ところが、上記
イオン注入の際、シリコン基板（１）にイオンを上方か
ら垂直に注入すると、シリコン基板（１）が単結晶のた
めにイオンが深く入り込んでしまうチャネリングが起っ
て浅い拡散領域深さｘｊが得られなかった。
せるためにソース（４）及びドレイン（５）の拡散領域
深さＸｊを浅く形成する必要があった。ところが、上記
イオン注入の際、シリコン基板（１）にイオンを上方か
ら垂直に注入すると、シリコン基板（１）が単結晶のた
めにイオンが深く入り込んでしまうチャネリングが起っ
て浅い拡散領域深さｘｊが得られなかった。
そこで、従来上記不都合を除去するため、第５図に示す
ように、シリコン基板（１）に対して約７°程度の傾斜
で斜めにイオン注入が行われている。そうすると、シリ
コン基板（１）の結晶核にイオンが打ち当りチャネリン
グを防止するため、ソース（４）及びドレイン（５）の
拡散領域深さＸｊを浅く形成することができる。
ように、シリコン基板（１）に対して約７°程度の傾斜
で斜めにイオン注入が行われている。そうすると、シリ
コン基板（１）の結晶核にイオンが打ち当りチャネリン
グを防止するため、ソース（４）及びドレイン（５）の
拡散領域深さＸｊを浅く形成することができる。
（゛ よ゛ る。占
ところで、上述した傾斜イオン注入によれば、ソース（
４）及びドレイン（５）の拡散領域深さＸｊを浅く形成
することができるが、斜めにイオン注入が行われるため
、第５図に示すように、ソース（４）及びドレイン（５
）の−方側がゲート電極（３）に対しオフセントになり
易くなった。従って、ＩＣの中のＭＯＳＦＥＴは、第５
図に示すように、方向がバラバラである関係上、第６図
に示すように、ドレイン（５）側がゲート電極（３）に
対しオフセントになったものと、第７図に示すように、
ソース（４）側がゲート電極（３）に対しオフセントに
なったものとの２種類のＭＯＳ ＦＥＴが１つのＩＣの
中に存在することになり、ＩＣの中の個々のＭＯＳ Ｆ
ＥＴの特性にバラツキが生じて設計通りの動作を行わな
い問題があった。特に、ソース（４）側がオフセントに
なった場合は、ソース（４）側に砥抗（Ｒ）が入ること
により、ＧＮＤであるはずのソース（４）の電位が浮き
かつゲート電極（３）に印加されたゲート電極■Ｇが下
がって飽和電流が下がる問題がある。
４）及びドレイン（５）の拡散領域深さＸｊを浅く形成
することができるが、斜めにイオン注入が行われるため
、第５図に示すように、ソース（４）及びドレイン（５
）の−方側がゲート電極（３）に対しオフセントになり
易くなった。従って、ＩＣの中のＭＯＳＦＥＴは、第５
図に示すように、方向がバラバラである関係上、第６図
に示すように、ドレイン（５）側がゲート電極（３）に
対しオフセントになったものと、第７図に示すように、
ソース（４）側がゲート電極（３）に対しオフセントに
なったものとの２種類のＭＯＳ ＦＥＴが１つのＩＣの
中に存在することになり、ＩＣの中の個々のＭＯＳ Ｆ
ＥＴの特性にバラツキが生じて設計通りの動作を行わな
い問題があった。特に、ソース（４）側がオフセントに
なった場合は、ソース（４）側に砥抗（Ｒ）が入ること
により、ＧＮＤであるはずのソース（４）の電位が浮き
かつゲート電極（３）に印加されたゲート電極■Ｇが下
がって飽和電流が下がる問題がある。
占 ゛
この発明は、上記問題点をし解決するために提案された
もので、一導電型半導体基板上の素子形成領域に酸化膜
を介してゲート電極を形成した後、該ゲート電極をマス
クとして上記素子形成領域に他導電型不純物を注入して
ゲート電極近傍に不純物拡散領域を形成する半導体装置
の製造方法であって、半導体基板上の素子形成領域に酸
化膜を形成した後、ゲート電極を素子の向きが同一方向
に揃うパターニングで形成し、その後、ゲート電極をマ
スクとして素子形成領域に閉斜イオン注入にて不純物を
注入し、上記不純物拡散領域を形成するようになしたこ
とを特徴とする。
もので、一導電型半導体基板上の素子形成領域に酸化膜
を介してゲート電極を形成した後、該ゲート電極をマス
クとして上記素子形成領域に他導電型不純物を注入して
ゲート電極近傍に不純物拡散領域を形成する半導体装置
の製造方法であって、半導体基板上の素子形成領域に酸
化膜を形成した後、ゲート電極を素子の向きが同一方向
に揃うパターニングで形成し、その後、ゲート電極をマ
スクとして素子形成領域に閉斜イオン注入にて不純物を
注入し、上記不純物拡散領域を形成するようになしたこ
とを特徴とする。
一作月一
この発明によれば、ゲート電極を素子の向きが同一方向
になるように揃えて形成し、このゲート電極をマスクと
して傾斜イオン注入にて不純物を注入するようにしたか
ら、ゲート１！極に対して一方側のみの不純物拡散領域
がオフセフトになり、ＩＣの中の素子の動作特性を均一
にすることが可能である。
になるように揃えて形成し、このゲート電極をマスクと
して傾斜イオン注入にて不純物を注入するようにしたか
ら、ゲート１！極に対して一方側のみの不純物拡散領域
がオフセフトになり、ＩＣの中の素子の動作特性を均一
にすることが可能である。
亥見凱
この発明に係る半導体装置の製造方法を、シリコンゲー
トＮチャンネルＭＯＳ ＦＥＴの製造方法に通用した場
合について、第１図及び第２図を参照し説明する。同図
において、（１１）はＰ型のシリコン基板、（１２）は
ゲート酸化膜、（１２’ ）はフィールド酸化膜、（１
３）はゲート電極、（１４）はソース、（１５）はドレ
インである。先ず、第１図に示すように、シリコン基板
（１１）上にゲート酸化膜（１２）及びフィールド酸化
膜（１２’ ）を形成した後、ゲート酸化ＭＷ （１２
）上にゲート電極（１３）を積層形成する。この時、ゲ
ート電極（１３）はＭＯＳ ＦＥＴの向きが同一方向に
揃うようにパターニングされる、その後、第２図に示す
ように、上記ゲート電極（１３）をマスクとしてイオン
注入にてゲート電極（１３）の近傍にＮ型の不純物を注
入し、ソース（１４）及びドレイン（１５）を形成する
。この時、イオン注入はソース（１４）側からドレイン
（１５）側に向ってシリコン基板（１１）に対して約７
°程度の傾斜で斜めにイオン注入が行われる。そうする
ことにより、ソース（１４）及びドレイン（１５）の拡
散領域深さＸｊが浅く形成され、しかもドレイン（１５
）側ばかりがオフセットになったＭＯＳＦＥＴを形成し
てＩＣの中のＭＯＳ ＦＥＴの特性を均一にすることが
可能であり、確実に設計通りのＩＣ動作を実現し得る。
トＮチャンネルＭＯＳ ＦＥＴの製造方法に通用した場
合について、第１図及び第２図を参照し説明する。同図
において、（１１）はＰ型のシリコン基板、（１２）は
ゲート酸化膜、（１２’ ）はフィールド酸化膜、（１
３）はゲート電極、（１４）はソース、（１５）はドレ
インである。先ず、第１図に示すように、シリコン基板
（１１）上にゲート酸化膜（１２）及びフィールド酸化
膜（１２’ ）を形成した後、ゲート酸化ＭＷ （１２
）上にゲート電極（１３）を積層形成する。この時、ゲ
ート電極（１３）はＭＯＳ ＦＥＴの向きが同一方向に
揃うようにパターニングされる、その後、第２図に示す
ように、上記ゲート電極（１３）をマスクとしてイオン
注入にてゲート電極（１３）の近傍にＮ型の不純物を注
入し、ソース（１４）及びドレイン（１５）を形成する
。この時、イオン注入はソース（１４）側からドレイン
（１５）側に向ってシリコン基板（１１）に対して約７
°程度の傾斜で斜めにイオン注入が行われる。そうする
ことにより、ソース（１４）及びドレイン（１５）の拡
散領域深さＸｊが浅く形成され、しかもドレイン（１５
）側ばかりがオフセットになったＭＯＳＦＥＴを形成し
てＩＣの中のＭＯＳ ＦＥＴの特性を均一にすることが
可能であり、確実に設計通りのＩＣ動作を実現し得る。
発ユ曳立来
この発明によれは、ＭＯＳ ＦＥＴの不純物拡散領域を
形成するにあたり、半導体基板上の素子形成領域に酸化
膜を形成した後、ゲート電極を素子の向きが同一方向に
揃うパターニングで形成し、その後、ゲート電極をマス
クとして素子形成領域に傾斜イオン注入にて不純物を注
入し、上記不純物拡散領域を形成するようにしたから、
ＩＣの中の素子の動作特性を均一にす右ことが可能であ
り、確実に設計通りのＸＣ動作を実現し得ることができ
る。
形成するにあたり、半導体基板上の素子形成領域に酸化
膜を形成した後、ゲート電極を素子の向きが同一方向に
揃うパターニングで形成し、その後、ゲート電極をマス
クとして素子形成領域に傾斜イオン注入にて不純物を注
入し、上記不純物拡散領域を形成するようにしたから、
ＩＣの中の素子の動作特性を均一にす右ことが可能であ
り、確実に設計通りのＸＣ動作を実現し得ることができ
る。
第１図及び第２図はこの発明に係る半導体装置の製造方
法を説明する各工程の要部断面図、第３図はＭＯＳ型半
導体装置の要部斜視図、第４図及び第５図は従来のソー
ス及びドレイン形成工程を示す断面図、第６図及び第７
図はドレインｆＦＪ及びソース側がオフセントになった
状態を示す断面図である。 （１１） −・シリコン基板、（１２）・−ゲート酸化
膜、（ｉ２’ ）−・−フィールド酸化膜、（１３）
−ゲート電極、 （１４）−・−ソース、（１５）
−ドＩ／イン。 特 許 出 願 人 聞西日本電気株式会社代
理 人 江 原 省 吾第１図 第２図 第３図 旨 ？ｌ／ よ
法を説明する各工程の要部断面図、第３図はＭＯＳ型半
導体装置の要部斜視図、第４図及び第５図は従来のソー
ス及びドレイン形成工程を示す断面図、第６図及び第７
図はドレインｆＦＪ及びソース側がオフセントになった
状態を示す断面図である。 （１１） −・シリコン基板、（１２）・−ゲート酸化
膜、（ｉ２’ ）−・−フィールド酸化膜、（１３）
−ゲート電極、 （１４）−・−ソース、（１５）
−ドＩ／イン。 特 許 出 願 人 聞西日本電気株式会社代
理 人 江 原 省 吾第１図 第２図 第３図 旨 ？ｌ／ よ
Claims (1)
- （１）一導電型半導体基板上の素子形成領域に酸化膜を
介してゲート電極を形成した後、該ゲート電極をマスク
として上記素子形成領域に他導電型不純物を注入してゲ
ート電極近傍に不純物拡散領域を形成する半導体装置の
製造方法であって、半導体基板上の素子形成領域に酸化
膜を形成した後、ゲート電極を素子の向きが同一方向に
揃うパターニングで形成し、その後、ゲート電極をマス
クとして素子形成領域に傾斜イオン注入にて不純物を注
入し、上記不純物拡散領域を形成するようになしたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147463A JPS633446A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147463A JPS633446A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633446A true JPS633446A (ja) | 1988-01-08 |
Family
ID=15430942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147463A Pending JPS633446A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
-
1986
- 1986-06-24 JP JP61147463A patent/JPS633446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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