JPS6331205A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS6331205A JPS6331205A JP61174657A JP17465786A JPS6331205A JP S6331205 A JPS6331205 A JP S6331205A JP 61174657 A JP61174657 A JP 61174657A JP 17465786 A JP17465786 A JP 17465786A JP S6331205 A JPS6331205 A JP S6331205A
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- JP
- Japan
- Prior art keywords
- transistor
- differential
- transistors
- collector
- amplifier circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
差動トランジスタに追加の１−ランジスクを設け、油密
の差動増幅回路においては線形動作範囲を大きく越える
ような大振幅入力があっても、差動段出力の電位変動範
囲を制限して、正常に戻る時間を短縮する。
の差動増幅回路においては線形動作範囲を大きく越える
ような大振幅入力があっても、差動段出力の電位変動範
囲を制限して、正常に戻る時間を短縮する。
本発明は差動増幅回路に係り、特に、線形動作範囲を越
える大振幅信号が入力した後、正常動作に復帰するのに
要する時間を短縮するための改良された回路構成に関す
る。
える大振幅信号が入力した後、正常動作に復帰するのに
要する時間を短縮するための改良された回路構成に関す
る。
〔（〕Ｌ来の技術〕
差動増幅回路を備えるオペアンプやコンパレータ等にお
いて、入力にその線形動作範囲を越える大振幅信号が入
力した場合、次に正常動作範囲の信号が入力しても正常
動作に復旧するのに時間がかかる。
いて、入力にその線形動作範囲を越える大振幅信号が入
力した場合、次に正常動作範囲の信号が入力しても正常
動作に復旧するのに時間がかかる。
第３図３ｍ常の差リノ増幅回路をもつオペアンプを示し
ている。図中、Ｔ１、Ｔ２が差動段のｎ−ｃｈ型ＭＯ３
ｌ−ランジスタであり、それぞれのゲートに差動入力−
１ｎおよび＋−Ｉｎが印加される。そして、それぞれの
トランジスタＴ１およびＴ２は直接カレン［・ミラーを
構成する負荷のｐ−ｃｈ型ｌ−ランジスタＴ３．Ｔ４に
接続している。Ｎ１およびＮ２と指示するのがその接続
点であり、接続点Ｎ２は出）月没のｐ−ｃｈ型ＭＯＳト
ランジスタＴ５のゲートに接続している。その伯、Ｊ、
、Ｊ２ば電流源、」−νおよび−Ｖは正および負の電源
、０１ｌＴは出力端子である。
ている。図中、Ｔ１、Ｔ２が差動段のｎ−ｃｈ型ＭＯ３
ｌ−ランジスタであり、それぞれのゲートに差動入力−
１ｎおよび＋−Ｉｎが印加される。そして、それぞれの
トランジスタＴ１およびＴ２は直接カレン［・ミラーを
構成する負荷のｐ−ｃｈ型ｌ−ランジスタＴ３．Ｔ４に
接続している。Ｎ１およびＮ２と指示するのがその接続
点であり、接続点Ｎ２は出）月没のｐ−ｃｈ型ＭＯＳト
ランジスタＴ５のゲートに接続している。その伯、Ｊ、
、Ｊ２ば電流源、」−νおよび−Ｖは正および負の電源
、０１ｌＴは出力端子である。
以」二の構成においζ、−１ｎおよび−１−Ｉｎの電圧
差が大きくなり、１−ランジスタＴ１を流れる電流が増
大し、Ｔ２を流れる電流との化が非常に大きくなると、
これに接続する負荷の１−ランジスクＴ３． Ｔ４の電
流比も同しになるが、トランジスタＴ３、Ｔ４はカレン
トミラーを構成しているから、トランジスタＴ４にもＴ
３と同し電流を流そ・うとする。ところが、］・ランシ
スタＴ２には電流が流れていないので、Ｔ４とＴ２のド
レインの接続点Ｎ２の電位が上昇し、殆ど正の電源電圧
→−Ｖまで上昇する。その結果、ｉ・ランジスタＴ５は
完全にカットオフになってしまう。
差が大きくなり、１−ランジスタＴ１を流れる電流が増
大し、Ｔ２を流れる電流との化が非常に大きくなると、
これに接続する負荷の１−ランジスクＴ３． Ｔ４の電
流比も同しになるが、トランジスタＴ３、Ｔ４はカレン
トミラーを構成しているから、トランジスタＴ４にもＴ
３と同し電流を流そ・うとする。ところが、］・ランシ
スタＴ２には電流が流れていないので、Ｔ４とＴ２のド
レインの接続点Ｎ２の電位が上昇し、殆ど正の電源電圧
→−Ｖまで上昇する。その結果、ｉ・ランジスタＴ５は
完全にカットオフになってしまう。
その後、大カーＩｎと→−Ｉｎの電位差が小さくなって
、正常な動作範囲になっても、出力段のＴ５のゲー］・
電位が＋Ｖに振り切れているから、そのデー１−電位が
低下して電流が流れ始めるのに時間がかかる。
、正常な動作範囲になっても、出力段のＴ５のゲー］・
電位が＋Ｖに振り切れているから、そのデー１−電位が
低下して電流が流れ始めるのに時間がかかる。
上記のように、通常の差動増幅器においては、線形動作
範囲を越える大振幅動作後に、正常動作に復帰するのに
かなりの時間がかかるという欠点があった。
範囲を越える大振幅動作後に、正常動作に復帰するのに
かなりの時間がかかるという欠点があった。
本発明は、第１の差動対を構成する第１のトランジスタ
と第２のトランジスタ、第２の差動対を構成する第３の
トランジスタと第４のトランジスタとを有し、第１から
第４までのトランジスタのソースまたはエミッタが共通
接続され、第１．第３のトランジスタのゲーｌ−または
ベースが共通接続されて第１の入力ｈ１′４了に接続さ
れ、第２．第４のトランジスタのゲートまたはベースが
ノ（通接続されて、第２の入力端子に接続され、第１０
）トランジスタのトレーインまたはコレクタは第４のト
ランジスタのドレインまたはコレクタに接続され、第２
のトランジスタのドレインまたはコレクタは第３のトラ
ンジスタのドレインまたはコレクタに接続されてなるこ
とを特徴とする差動増幅回路を提供するものである。
と第２のトランジスタ、第２の差動対を構成する第３の
トランジスタと第４のトランジスタとを有し、第１から
第４までのトランジスタのソースまたはエミッタが共通
接続され、第１．第３のトランジスタのゲーｌ−または
ベースが共通接続されて第１の入力ｈ１′４了に接続さ
れ、第２．第４のトランジスタのゲートまたはベースが
ノ（通接続されて、第２の入力端子に接続され、第１０
）トランジスタのトレーインまたはコレクタは第４のト
ランジスタのドレインまたはコレクタに接続され、第２
のトランジスタのドレインまたはコレクタは第３のトラ
ンジスタのドレインまたはコレクタに接続されてなるこ
とを特徴とする差動増幅回路を提供するものである。
」−記構成によれば、差動増幅回路の入力に大振幅入力
があって差動対の一方がカットオフになっても、その出
力をとりだすｌ・レインまたはコレクタの電位は、第１
．第２の差動対のトランジスタのレシオで適当な範囲に
抑えることができる。したがって、出力電位が正常動作
範囲に復帰するに要する時間を速くすることができる。
があって差動対の一方がカットオフになっても、その出
力をとりだすｌ・レインまたはコレクタの電位は、第１
．第２の差動対のトランジスタのレシオで適当な範囲に
抑えることができる。したがって、出力電位が正常動作
範囲に復帰するに要する時間を速くすることができる。
第１図に本発明の実施例の差動増幅器を用いたオペアン
プの回路図を示しており、以下これを用いて本発明の詳
細な説明する。
プの回路図を示しており、以下これを用いて本発明の詳
細な説明する。
第１図において、先の第１図におけるのと対応する部分
には同一符号で指示しており、通常のようにＴ１、Ｔ２
が差動段のｎ−ｃｈ型ＭＯ３）ランジスタであり、それ
ぞれのゲートに差動入力−Ｉｎおよび→−Ｉｎが印加さ
れる。そして、それぞれのトランジスタＴＩおよびＴ２
ば直接カレンＩ・ミラーを構成する負荷の６−ｃｈ型ト
ランジスタＴ３．Ｔ４に接続している。
には同一符号で指示しており、通常のようにＴ１、Ｔ２
が差動段のｎ−ｃｈ型ＭＯ３）ランジスタであり、それ
ぞれのゲートに差動入力−Ｉｎおよび→−Ｉｎが印加さ
れる。そして、それぞれのトランジスタＴＩおよびＴ２
ば直接カレンＩ・ミラーを構成する負荷の６−ｃｈ型ト
ランジスタＴ３．Ｔ４に接続している。
旧およびＮ２と指示するのがその接続点であり、接続点
Ｎ２は出力段のｐ−ｃｈ型ＭＯ３Ｉ−ランジスタＴ５の
ゲートに接続している。その他、Ｊ、、Ｊ２は電流源、
＋Ｖおよび−Ｖは正および負の電源、ＯＵＴは出力端子
である。
Ｎ２は出力段のｐ−ｃｈ型ＭＯ３Ｉ−ランジスタＴ５の
ゲートに接続している。その他、Ｊ、、Ｊ２は電流源、
＋Ｖおよび−Ｖは正および負の電源、ＯＵＴは出力端子
である。
ここで、本発明に係る差動増幅器に特徴的なのは、新に
差動段にｎ−ｃｈ型ＭＯＳトランジスタＴｌ’とＴ２’
を追加した点であり、トランジスタＴ１とＴｌ’のゲー
ト同士、ソース同士およびトランジスタＴ２とＴ２’の
デー１−同士、ソース同士は共通に入力−Ｉｎおよび＋
Ｉｎに接続してあり、一方、トランジスタＴＩ’とトラ
ンジスタＴ２’の１・゛レインは差動対を構成する他方
の接続点Ｎ２および旧に交差接続している。
差動段にｎ−ｃｈ型ＭＯＳトランジスタＴｌ’とＴ２’
を追加した点であり、トランジスタＴ１とＴｌ’のゲー
ト同士、ソース同士およびトランジスタＴ２とＴ２’の
デー１−同士、ソース同士は共通に入力−Ｉｎおよび＋
Ｉｎに接続してあり、一方、トランジスタＴＩ’とトラ
ンジスタＴ２’の１・゛レインは差動対を構成する他方
の接続点Ｎ２および旧に交差接続している。
以」二の実施例の構成によれば、大振幅動作時に→−Ｉ
ｎと−Ｉｎ間に大きな電位差がついて、ＴＩ、 Ｔ２の
電流が非常にアンバランスになり、例えばＴ２．Ｔ２
’がカットオフになっても、Ｔ３にはＴ１の電流が流れ
、Ｔ４にはＴｌ’を通して電流が流れる。したがって、
＋Ｉｎと−Ｉｎ間にいかに大きな差がついても、ＴＩ、
Ｔ１ ′或いはＴ２．Ｔ２ ’の比で決定される電流比
でＴ３゜Ｔ４が駆動されることになる。ずなわら、Ｔ３
．Ｔ４にはＴＩ、ＴＩ ’或いはＴ２．Ｔ２ ’の比で
決定される電流止板」ニの差がつかないから、差動段出
力の電位変動範囲が制限され、正常に戻る時間の短縮が
可能となる。なお、ＴＩ’、Ｔ２’を付加することによ
り、増幅度は多少低下するが、その低下はトランジスタ
Ｔｌ、Ｔｌ ’或いはＴ２．Ｔ２ ’のサイズを適当に
選定して増幅度の低下を適当な範囲に抑え、正常動作に
復帰する時間を速くすることができる。但し、ＴＩ、Ｔ
Ｉ ’と７２． Ｔ２’の電流比を小さくした方が復
帰時間を速くすることができるが、全く等しくすると増
幅器としての利得をとれなくなるので、ＴＩ’＜ＴＩ、
Ｔ２’＜Ｔ２ とすることが必要である。
ｎと−Ｉｎ間に大きな電位差がついて、ＴＩ、 Ｔ２の
電流が非常にアンバランスになり、例えばＴ２．Ｔ２
’がカットオフになっても、Ｔ３にはＴ１の電流が流れ
、Ｔ４にはＴｌ’を通して電流が流れる。したがって、
＋Ｉｎと−Ｉｎ間にいかに大きな差がついても、ＴＩ、
Ｔ１ ′或いはＴ２．Ｔ２ ’の比で決定される電流比
でＴ３゜Ｔ４が駆動されることになる。ずなわら、Ｔ３
．Ｔ４にはＴＩ、ＴＩ ’或いはＴ２．Ｔ２ ’の比で
決定される電流止板」ニの差がつかないから、差動段出
力の電位変動範囲が制限され、正常に戻る時間の短縮が
可能となる。なお、ＴＩ’、Ｔ２’を付加することによ
り、増幅度は多少低下するが、その低下はトランジスタ
Ｔｌ、Ｔｌ ’或いはＴ２．Ｔ２ ’のサイズを適当に
選定して増幅度の低下を適当な範囲に抑え、正常動作に
復帰する時間を速くすることができる。但し、ＴＩ、Ｔ
Ｉ ’と７２． Ｔ２’の電流比を小さくした方が復
帰時間を速くすることができるが、全く等しくすると増
幅器としての利得をとれなくなるので、ＴＩ’＜ＴＩ、
Ｔ２’＜Ｔ２ とすることが必要である。
実際」こ、例えば、
Ｔ１．’／ＴＩあるいはＴ２’／Ｔ２〜１／１０〜１１
５程度とする。
５程度とする。
第２図に本実施例の動作波形図を示している。
実線で示すのが比較のために示した従来型の差動増幅回
路の動作波形であり、破線で示したのが本発明の実施例
に係る動作波形である。従来型では入力−Ｉｎと＋Ｉｎ
間の電位差がｔ−こおいて無くなっても、上記のように
トランジスタＴ５のゲート電位が＋ν近くにまで」−昇
しているので、Ｔ５のゲート乃至これに接続する浮遊容
量によりその電位の低下に時間がかかり、出力段のトラ
ンジスタＴ５に電流が流れ始め、正常動作に復帰するの
にＴ１の時間がかかる。これに対して、本発明に係る場
合、破線で示すように出力段のトランジスタＴ５のゲー
ト電位の上昇が抑えられるからそれだけ電位の低下が速
くなり、正常動作に復帰する時間τ２が速くなる。
路の動作波形であり、破線で示したのが本発明の実施例
に係る動作波形である。従来型では入力−Ｉｎと＋Ｉｎ
間の電位差がｔ−こおいて無くなっても、上記のように
トランジスタＴ５のゲート電位が＋ν近くにまで」−昇
しているので、Ｔ５のゲート乃至これに接続する浮遊容
量によりその電位の低下に時間がかかり、出力段のトラ
ンジスタＴ５に電流が流れ始め、正常動作に復帰するの
にＴ１の時間がかかる。これに対して、本発明に係る場
合、破線で示すように出力段のトランジスタＴ５のゲー
ト電位の上昇が抑えられるからそれだけ電位の低下が速
くなり、正常動作に復帰する時間τ２が速くなる。
以上、本発明を実施例につい゛ζ説明したが、本発明は
実施例に限ることなく種々変形可能なこと勿論であり、
例えば、差動増幅回路の各トランジスタをバイボーラド
・ランジスタとすることもできる。
実施例に限ることなく種々変形可能なこと勿論であり、
例えば、差動増幅回路の各トランジスタをバイボーラド
・ランジスタとすることもできる。
その例を第４図に示ヒ心り、図中、第１図と同一部分に
ついて同一符号で指示してあり、第１図のｐ−ｃｈ形Ｆ
Ｅ Ｔ Ｔ３．Ｔ４．Ｔ５をそれぞれｐｎｐバイポー
ラトランジスタＴ１３．Ｔ１４．Ｔｌ５に置き換えてお
り、また、ｎ−ｃｈ形Ｆ ＥＴＴＩ 、Ｔｌ ’ 、Ｔ
２．Ｔ２’をそれぞれｎｐｎバイポーラトランジスタＴ
ｌｌ、Ｔｌｌ ’ 、Ｔｌ２．Ｔｌ２１に置き換えて
いる。
ついて同一符号で指示してあり、第１図のｐ−ｃｈ形Ｆ
Ｅ Ｔ Ｔ３．Ｔ４．Ｔ５をそれぞれｐｎｐバイポー
ラトランジスタＴ１３．Ｔ１４．Ｔｌ５に置き換えてお
り、また、ｎ−ｃｈ形Ｆ ＥＴＴＩ 、Ｔｌ ’ 、Ｔ
２．Ｔ２’をそれぞれｎｐｎバイポーラトランジスタＴ
ｌｌ、Ｔｌｌ ’ 、Ｔｌ２．Ｔｌ２１に置き換えて
いる。
すなわち、本発明においては、第１の差動対を構成する
トランジスタ（Ｔ１．、Ｔ２ ’ ）と第２の差動対を
構成するトランジスタ（Ｔｌ ’ 、Ｔ２ ）とを有し
、第１の差動対のトランジスタ（ＴＩ、Ｔ２ ”）と第
２のＭ 動対のトランジスタ（ＴＩ ’ 、Ｔ２ ＞の
ソースまたはエミッタが共通接続され、第１．第２の差
動対のトランジスタのそれぞれ一方（ＴｌとＴＩ’）の
ゲートまたはベースが共通接続されて第１の入力端子（
−Ｉｎ）に接続され、第１．第２の差動対のトランジス
タのそれぞれ他方（Ｔ２と７２’）のゲートまたはベー
スが共通接続されて第２の入力端子（→−Ｉｎ＞に接続
され、第１の差動対の一方のｌ−ランジスタ（Ｔ２’）
のドレインまたはコレクタは第２の差動対のうらゲート
またはベースの共通接続されていない側のトランジスタ
（Ｔ２）のドレインまたはコレクタに接続され、第２の
差動対の他方のトランジスタ（Ｔ２’）のドレインまた
はコレクタは第１の差動対の他方のトランジスタ（Ｔ１
）のドレインまたはコレクタに接続されていることを特
徴とした構成を有する。
トランジスタ（Ｔ１．、Ｔ２ ’ ）と第２の差動対を
構成するトランジスタ（Ｔｌ ’ 、Ｔ２ ）とを有し
、第１の差動対のトランジスタ（ＴＩ、Ｔ２ ”）と第
２のＭ 動対のトランジスタ（ＴＩ ’ 、Ｔ２ ＞の
ソースまたはエミッタが共通接続され、第１．第２の差
動対のトランジスタのそれぞれ一方（ＴｌとＴＩ’）の
ゲートまたはベースが共通接続されて第１の入力端子（
−Ｉｎ）に接続され、第１．第２の差動対のトランジス
タのそれぞれ他方（Ｔ２と７２’）のゲートまたはベー
スが共通接続されて第２の入力端子（→−Ｉｎ＞に接続
され、第１の差動対の一方のｌ−ランジスタ（Ｔ２’）
のドレインまたはコレクタは第２の差動対のうらゲート
またはベースの共通接続されていない側のトランジスタ
（Ｔ２）のドレインまたはコレクタに接続され、第２の
差動対の他方のトランジスタ（Ｔ２’）のドレインまた
はコレクタは第１の差動対の他方のトランジスタ（Ｔ１
）のドレインまたはコレクタに接続されていることを特
徴とした構成を有する。
以上のように本発明によれば、通常の差動増幅回路にお
いては線形動作範囲を大きく越える大振幅入力があって
も、差動トランジスタに追加のトランジスタを設け、そ
の電流比で負荷トランジスタを駆動することにより、差
動段出力の電位変動範囲を制眼して、正常に戻る時間を
短縮することができる。
いては線形動作範囲を大きく越える大振幅入力があって
も、差動トランジスタに追加のトランジスタを設け、そ
の電流比で負荷トランジスタを駆動することにより、差
動段出力の電位変動範囲を制眼して、正常に戻る時間を
短縮することができる。
第１図は本発明の実施例の差動増幅回路を有するオペア
ンプの回路図、 第２図は本発明の実施例における動作波形図、第３図は
従来例の差動増幅回路を有するオペアンプの回路図、 第４図は本発明の他の実施例の差動増幅回路を有するオ
ペアンプの回路図である。 −Ｉｎ、＋Ｉｎ 差動増幅回路の入力ＴＩ＋Ｔ２−ｎ
−ｃｈ型ＭＯ３ＩランジスクＴ１″、Ｔ２ ’−ｎ−ｃ
ｈ型ＭＯＳトランジスタＴ３．Ｔ４− カレントミラー
を構成するｐ−ｃｈ型ＭＯＳトランジスタ Ｔ５− 出力段のｐ−ｃｌ＋型ＭＯ３＋−ランジスタ十
Ｖ、−Ｖ−正、負の電源 Ｊ ｌ ＋Ｊ２ ’−−電流源 ＯＵＴ −一出力端子
ンプの回路図、 第２図は本発明の実施例における動作波形図、第３図は
従来例の差動増幅回路を有するオペアンプの回路図、 第４図は本発明の他の実施例の差動増幅回路を有するオ
ペアンプの回路図である。 −Ｉｎ、＋Ｉｎ 差動増幅回路の入力ＴＩ＋Ｔ２−ｎ
−ｃｈ型ＭＯ３ＩランジスクＴ１″、Ｔ２ ’−ｎ−ｃ
ｈ型ＭＯＳトランジスタＴ３．Ｔ４− カレントミラー
を構成するｐ−ｃｈ型ＭＯＳトランジスタ Ｔ５− 出力段のｐ−ｃｌ＋型ＭＯ３＋−ランジスタ十
Ｖ、−Ｖ−正、負の電源 Ｊ ｌ ＋Ｊ２ ’−−電流源 ＯＵＴ −一出力端子
Claims (1)
- 第１の差動対を構成する第１のトランジスタと第２のト
ランジスタ、第２の差動対を構成する第３のトランジス
タと第４のトランジスタとを有し、第１から第４までの
トランジスタのソースまたはエミッタが共通接続され、
第１、第３のトランジスタのゲートまたはベースが共通
接続されて第１の入力端子に接続され、第２、第４のト
ランジスタのゲートまたはベースが共通接続されて、第
２の入力端子に接続され、第１のトランジスタのドレイ
ンまたはコレクタは第４のトランジスタのドレインまた
はコレクタに接続され、第２のトランジスタのドレイン
またはコレクタは第３のトランジスタのドレインまたは
コレクタに接続されてなることを特徴とする差動増幅回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174657A JPS6331205A (ja) | 1986-07-24 | 1986-07-24 | 差動増幅回路 |
| KR1019870007865A KR900009177B1 (ko) | 1986-07-24 | 1987-07-20 | 리카버리 타임을 단축 개선한 차동 증폭기 회로 |
| DE8787110760T DE3784193T2 (de) | 1986-07-24 | 1987-07-24 | Differenzverstaerkerschaltung zur verkuerzung der erholungszeit. |
| EP87110760A EP0254323B1 (en) | 1986-07-24 | 1987-07-24 | Differential amplifier circuit improved to shorten a circuit recovery time thereof |
| US07/325,032 US4914400A (en) | 1986-07-24 | 1989-03-16 | Differential amplifier circuit improved to shorten a circuit recovery time thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174657A JPS6331205A (ja) | 1986-07-24 | 1986-07-24 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331205A true JPS6331205A (ja) | 1988-02-09 |
Family
ID=15982418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174657A Pending JPS6331205A (ja) | 1986-07-24 | 1986-07-24 | 差動増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4914400A (ja) |
| EP (1) | EP0254323B1 (ja) |
| JP (1) | JPS6331205A (ja) |
| KR (1) | KR900009177B1 (ja) |
| DE (1) | DE3784193T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200637A (en) * | 1988-12-15 | 1993-04-06 | Kabushiki Kaisha Toshiba | MOS transistor and differential amplifier circuit with low offset |
| IT1229305B (it) * | 1989-04-28 | 1991-08-08 | Sgs Thomson Microelectonics S | Dispositivo circuitale per incrementare il prodotto banda guasagno di un amplificatore cmos. |
| JP3318725B2 (ja) * | 1994-01-12 | 2002-08-26 | 株式会社日立製作所 | アナログフィルタ回路 |
| JPH10190373A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 増幅回路 |
| US6198348B1 (en) * | 1998-12-07 | 2001-03-06 | Motorola, Inc. | Differential circuit with reverse isolation |
| KR100318053B1 (ko) * | 1999-08-05 | 2001-12-22 | 대한민국(관리청:특허청장, 승계청:농촌진흥청장) | 세라믹스 완패스 정미기 |
| KR100745989B1 (ko) | 2005-09-26 | 2007-08-06 | 삼성전자주식회사 | 차동 증폭기 |
| KR100877626B1 (ko) * | 2007-05-02 | 2009-01-09 | 삼성전자주식회사 | 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로 |
| US7554405B2 (en) * | 2007-05-02 | 2009-06-30 | Samsung Electronics Co., Ltd. | Adaptive biasing input stage and amplifiers including the same |
| US8504154B2 (en) * | 2009-03-30 | 2013-08-06 | Medtronic, Inc. | Physiological signal amplifier with voltage protection and fast signal recovery |
| US11714444B2 (en) * | 2021-10-18 | 2023-08-01 | Texas Instruments Incorporated | Bandgap current reference |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018009A (ja) * | 1983-07-11 | 1985-01-30 | Toshiba Corp | 差動増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1986
- 1986-07-24 JP JP61174657A patent/JPS6331205A/ja active Pending
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1987
- 1987-07-20 KR KR1019870007865A patent/KR900009177B1/ko not_active Expired
- 1987-07-24 DE DE8787110760T patent/DE3784193T2/de not_active Expired - Fee Related
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Patent Citations (1)
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