JPS63261919A - Edge detection circuit - Google Patents
Edge detection circuitInfo
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- JPS63261919A JPS63261919A JP62096473A JP9647387A JPS63261919A JP S63261919 A JPS63261919 A JP S63261919A JP 62096473 A JP62096473 A JP 62096473A JP 9647387 A JP9647387 A JP 9647387A JP S63261919 A JPS63261919 A JP S63261919A
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- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、入力信号の立上りエツジもしくは立下りエツ
ジを検出する為のエツジ検出回路に関するもので、特に
エツジの検出に応じて比較的広いパルス幅の出力パルス
を発生し得るエツジ検出回路に関する。Detailed Description of the Invention (a) Industrial Application Field The present invention relates to an edge detection circuit for detecting a rising edge or a falling edge of an input signal. The present invention relates to an edge detection circuit capable of generating pulse width output pulses.
（ロ）従来の技術
入力パルスのエツジを検出して出力パルスを発生するエ
ツジ検出回路は、例えば昭和５９年１１月１日付でＣＱ
出版株式会社より発行された「解析ディジタル回路」第
９３頁に記載きれている。(b) Conventional technology An edge detection circuit that detects the edge of an input pulse and generates an output pulse is, for example,
It is fully described on page 93 of "Analysis Digital Circuits" published by Publishing Co., Ltd.
前記エツジ検出回路は、第３図に示す如く、入力信号が
印加される入力端子（１）と、前記入力信号を遅延させ
る複数のインバータ（２）と、前記入力信号及び前記イ
ンバータ（２）の出力信号が印加されるナントゲート（
３）とによって構成されている。いま、入力端子（１）
に第４図（イ）に示す入力信号が印加されたとすれば、
インバータ（２）の出力端に第４図（ロ）に示す如く、
入力信号より時間Ｔ１遅延し、かつ反転した信号が発生
する。前記第４図（イ）及び（ロ）の信号がナントゲー
ト（３）に印加されると、該ナントゲート（３）の出力
に第４図（ハ）の如く、入力信号の立上りエツジに応じ
て立上り、前記インバータ（２）による遅延時間Ｔ、に
応じたパルス幅を有する出力パルスが発生する。前記イ
ンバータ〈２）及びナントゲート（３）をバイポーラＩ
Ｃ（集積回路）内に形成する場合、３個のインバータを
用いることにより約１００ｎ秒の遅延時間を確保するこ
とが出来る。As shown in FIG. 3, the edge detection circuit includes an input terminal (1) to which an input signal is applied, a plurality of inverters (2) that delay the input signal, and a plurality of inverters (2) that delay the input signal and the inverter (2). The Nandt gate to which the output signal is applied (
3). Now, input terminal (1)
If the input signal shown in Figure 4 (a) is applied to
At the output end of the inverter (2), as shown in Figure 4 (b),
A signal delayed by time T1 and inverted from the input signal is generated. When the signals shown in FIG. 4 (a) and (b) are applied to the Nant gate (3), the output of the Nant gate (3) changes according to the rising edge of the input signal as shown in FIG. 4 (c). An output pulse having a pulse width corresponding to the delay time T caused by the inverter (2) is generated. The inverter (2) and the Nant gate (3) are bipolar I
When formed in a C (integrated circuit), a delay time of approximately 100 ns can be secured by using three inverters.
（ハ〉発明が解決しようとする問題点
しかしながら、第３図の回路により作られる出力パルス
は、そのパルス幅が狭い為、例えばウォッチドッグタイ
マー等のディジタル回路の制御パルスとして用いること
が出来ない。前記出力パルスのパルス幅を広くする場合
は、第３図のインバータ（２）の個数を増加させればよ
いが、そうすると素子数が大幅に増加してしまい、特に
集積度の劣るバイポーラＩＣにおいては不利となる。(C) Problems to be Solved by the Invention However, the output pulse produced by the circuit shown in FIG. 3 has a narrow pulse width, so it cannot be used as a control pulse for a digital circuit such as a watchdog timer. In order to widen the pulse width of the output pulse, the number of inverters (2) shown in FIG. It will be disadvantageous.
（ニ）問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、インバーテ
ツド・ダーリントン接続されたＰＮＰ トランジスタ及
びＮＰＮトランジスタと、前記ＰＮＰトランジスタのベ
ースに入力信号を印加する入力トランジスタと、前記Ｎ
ＰＮ トランジスタのエミッタとアースとの間に接続さ
れた抵抗とを備え、前記抵抗の一端に入力信号のエツジ
に応じたパルスを発生することを特徴とする。(d) Means for Solving the Problems The present invention has been made in view of the above points, and includes a PNP transistor and an NPN transistor connected in an inverted Darlington manner, and an input signal is applied to the base of the PNP transistor. an input transistor and the N
The device is characterized in that it includes a resistor connected between the emitter of the PN transistor and ground, and generates a pulse at one end of the resistor in accordance with the edge of an input signal.
（ホ）作用
本発明に依れば、ＰＮＰ トランジスタのベース電荷蓄
積時間を利用して出力パルスのパルス幅を設定している
ので、十分なパルス幅を有する出力パルスを発生させる
ことが出来る。(E) Effect According to the present invention, since the pulse width of the output pulse is set using the base charge accumulation time of the PNP transistor, it is possible to generate an output pulse having a sufficient pulse width.
（へ）実施例
第１図は、本発明の一実施例を示すもので、（４）は入
力信号が印加される入力端子、り５）は前記入力信号を
反転する入力トランジスタ、（６）はベースが前記入力
トランジスタ（５）のコレクタに、エミッタが抵抗（７
）を介して電源（＋ Ｖ ＣＣ）に接続され６たＰＮＰ
トランジスタ、（８）はベースが前記ＰＮＰ トランジ
スタ（６）のコレクタに、コレクタが前記ＰＮＰ トラ
ンジスタ（６）のエミッタにそれぞれ接続されたＮＰＮ
トランジスタ、（９）は該ＮＰＮ トランジスタ（８
）のエミッタとアースとの間に接続された負荷抵抗、（
１０）は前記ＰＮＰトランジスタ（６）のエミッタ・ベ
ース間に接続されたバイアス抵抗、（１１）は前記ＰＮ
Ｐ トランジスタ（６〉のコレクタとアースとの間に接
続された調整抵抗、（１２）は前記ＮＰＮ トランジス
タ（８）のエミッタと前記負荷抵抗（９）との間に接続
されたレベルシフト用のダイオード、及び（１３）は前
記負荷抵抗（９）の一端に接続された出力端子である。(f) Embodiment FIG. 1 shows an embodiment of the present invention, in which (4) is an input terminal to which an input signal is applied, (5) is an input transistor that inverts the input signal, and (6) is an input terminal to which an input signal is applied. has a base connected to the collector of the input transistor (5) and an emitter connected to the resistor (7).
) connected to the power supply (+V CC) through
The transistor (8) is an NPN whose base is connected to the collector of the PNP transistor (6) and whose collector is connected to the emitter of the PNP transistor (6).
The transistor (9) is the NPN transistor (8
) is a load resistor connected between the emitter of and ground, (
10) is a bias resistor connected between the emitter and base of the PNP transistor (6), and (11) is the bias resistor connected between the emitter and base of the PNP transistor (6).
(12) is a level shifting diode connected between the emitter of the NPN transistor (8) and the load resistor (9). , and (13) are output terminals connected to one end of the load resistor (9).
いま、入力端子（４）に第２図（イ）に示す入力信号が
印加されたとすれば、入力トランジスタ（５）のコレク
タに反転信号が発生し、該反転信号がＰＮＰトランジス
タ（６）のベースに印加きれる。その為、第２図（ロ）
に示す如く、入力信号の立上りに応じて、ＰＮＰトラン
ジスタ（６）のベース電圧及びエミッタ電圧が低下する
。しかしながら、前記ＮＰＮトランジスタ（６）のベー
ス電荷蓄積時間に応じた遅延が生じる為、前記ＰＮＰ
トランジスタ（６）のコレクタ電圧は直ちに上昇せず、
第２図（ハ）に示す如く、前記入力信号の立上りよりも
時間Ｔ。Now, if the input signal shown in Figure 2 (a) is applied to the input terminal (4), an inverted signal is generated at the collector of the input transistor (5), and this inverted signal is applied to the base of the PNP transistor (6). can be applied completely. Therefore, Figure 2 (b)
As shown in FIG. 2, the base voltage and emitter voltage of the PNP transistor (6) decrease in response to the rise of the input signal. However, since a delay occurs depending on the base charge accumulation time of the NPN transistor (6), the PNP
The collector voltage of transistor (6) does not rise immediately;
As shown in FIG. 2(c), the time T has elapsed since the rise of the input signal.
たけ遅れて立上る。また、入力信号が立下ると、第２図
（ロ）に示す如＜ ＰＮＰ ）ランジスタ（６）のベー
ス電圧及びエミッタ電圧が立上るが、そのコレクタ電圧
は第２図（ハ）に示す如く時間Ｔ、遅延して立下る。従
って、前記ＰＮＰ トランジスタ（６）とインバーテツ
ド・ダーリントン接続されたＮＰＮトランジスタ（８）
ノコレクタに第２図（ロ）に示す信号が、ベースに第２
図（ハ）に示す信号がそれぞれ印加されることになり、
前記両信号がともにｒＨ」になる期間、前記ＮＰＮ ト
ランジスタ（８）がオンし、出力端子（１３〉に第２図
し）に示す出力パルスが発生する。Stand up late. Furthermore, when the input signal falls, the base voltage and emitter voltage of the <PNP) transistor (6) rise as shown in Fig. 2 (b), but the collector voltage changes over time as shown in Fig. 2 (c). T, falls with a delay. Therefore, the NPN transistor (8) is inverted Darlington connected to the PNP transistor (6).
The signal shown in Figure 2 (b) is sent to the collector, and the second signal is sent to the base.
The signals shown in Figure (C) will be applied, respectively.
During the period when both the signals are at rH, the NPN transistor (8) is turned on, and an output pulse shown at the output terminal (13> shown in FIG. 2) is generated.
ＰＮＰ トランジスタ（６）のベース電荷蓄積時間は、
約７０μ秒となり、抵抗（１１）を配置しなければ、出
力パルスのパルス幅も約７０μ秒となる。The base charge accumulation time of PNP transistor (6) is
The pulse width of the output pulse is approximately 70 μsec, and if the resistor (11) is not provided, the pulse width of the output pulse is also approximately 70 μsec.
しかして、第１図の如く、ＰＮＰ トランジスタ（６）
のコレクタとアースとの間に調整抵抗（１１）を挿入す
れば、前記調整抵抗（１１）の値に応じて前記出力パル
スのパルス幅を調整することが出来る。Therefore, as shown in Figure 1, a PNP transistor (6)
By inserting an adjustment resistor (11) between the collector of the controller and the ground, it is possible to adjust the pulse width of the output pulse according to the value of the adjustment resistor (11).
例えば、前記調整抵抗（１１）の値を５０にΩとすれば
、出力パルスのパルス幅を約２．４μ秒に設定すること
が出来る。また、ＰＮＰトランジスタ（６）のコレクタ
とアースとの間にコンデンサ（図示せず）を接続しても
出力パルスのパルス幅を調整することが出来る。ちなみ
に、１００にΩの調整抵抗と８ＰＦのコンデンサを接続
すれば数μ秒のパルス幅を有する出力パルスを発生させ
ることが出来る。尚、前記コンデンサは、ＰＮＰ トラ
ンジスタ（６）の温度特性を補償する役割も成す。For example, if the value of the adjustment resistor (11) is set to 50Ω, the pulse width of the output pulse can be set to about 2.4 μsec. The pulse width of the output pulse can also be adjusted by connecting a capacitor (not shown) between the collector of the PNP transistor (6) and the ground. By the way, by connecting an adjustment resistor of 100Ω and a capacitor of 8PF, it is possible to generate an output pulse having a pulse width of several microseconds. Incidentally, the capacitor also serves to compensate for the temperature characteristics of the PNP transistor (6).
第５図は、本発明の別の実施例を示すもので、入カバル
スの立上りエツジに応じた出力パルスを発生させること
が出来るものである。第５図のエツジ検出回路の場合、
入力端子（４）に印加される第６図（イ）の入力信号は
、第１人力トランジスタ（１４）で反転され、第２人力
トランジスタ（１５）で再度反転され、インバーテツド
・ダーリントン接続されたＰＮＰ トランジスタ（６）
のベースに印加される。その為、第１人力トランジスタ
（１４）のコレクタに第６図（ロ）の信号が、第２人力
トランジスタ（１５）のコレクタ、すなわちＰＮＰ ）
ランジスタ（６）のベース及びエミッタに、第６図（八
）の信号が発生する。従って、前記ＰＮＰ ）ランジス
タ（６）のコレクタに第６図（ニ）の信号が発生し、出
力端子（１３）に入力信号の立上りエツジに応じた第６
図（＊）の出力パルスが発生する。FIG. 5 shows another embodiment of the invention in which an output pulse can be generated in response to the rising edge of an input pulse. In the case of the edge detection circuit shown in Figure 5,
The input signal shown in FIG. 6(a) applied to the input terminal (4) is inverted by the first human-powered transistor (14), and again inverted by the second human-powered transistor (15), resulting in an inverted Darlington-connected PNP signal. Transistor (6)
is applied to the base of Therefore, the signal shown in FIG. 6 (b) is applied to the collector of the first human-powered transistor (14), and the signal shown in FIG.
The signal shown in FIG. 6 (8) is generated at the base and emitter of the transistor (6). Therefore, the signal shown in FIG. 6(d) is generated at the collector of the PNP transistor (6), and the signal shown in FIG.
The output pulse shown in the figure (*) is generated.
（ト）発明の効果
以上述べた如く、本発明に依れば、入力信号の立上りエ
ツジ又は立下りエツジに応じた出力パルスを発生するこ
とが出来、しかも十分広いパルス幅を有する出力パルス
を発生することが出来るエツジ検出回路を提供出来る。(G) Effects of the Invention As described above, according to the present invention, it is possible to generate an output pulse corresponding to a rising edge or a falling edge of an input signal, and also to generate an output pulse having a sufficiently wide pulse width. It is possible to provide an edge detection circuit that can perform the following steps.
また本発明に依れば、簡単な構成で十分広いパルス幅を
有する出力パルスを発生し得るＩＣ化に適したエツジ検
出回路を提供出来る。更に実施例の如く、ＰＮＰ トラ
ンジスタクロ）のコレクタとアースとの間に調整抵抗や
調整コンデンサを挿入すれば、前記抵抗やコンデンサの
値に応じたパルス幅を有する出力パルスを得ることが出
来る。Further, according to the present invention, it is possible to provide an edge detection circuit suitable for IC implementation that can generate output pulses having a sufficiently wide pulse width with a simple configuration. Further, as in the embodiment, by inserting an adjusting resistor or an adjusting capacitor between the collector of the PNP transistor (CLO) and the ground, it is possible to obtain an output pulse having a pulse width corresponding to the value of the resistor or capacitor.
第１図は、本発明の一実施例を示す回路図、第２図（イ
）乃至（ニ）はその動作を説明する為の特性図、第３図
は従来のエツジ検出回路を示す回路図、第４図（イ）乃
至（ハ〉はその動作を説明する為の特性図、第５図は本
発明の別の実施例を示す回路図、及び第６図（イ）乃至
（ホ）はその動作を説明する為の特性図である。
（５）・・・入力トランジスタ、（６）・・・ＰＮＰ
トランジスタ、 （８）・・・ＮＰＮトランジスタ、（
１１）・・・調整抵抗。Fig. 1 is a circuit diagram showing an embodiment of the present invention, Figs. 2 (a) to (d) are characteristic diagrams for explaining its operation, and Fig. 3 is a circuit diagram showing a conventional edge detection circuit. , FIGS. 4(A) to (C) are characteristic diagrams for explaining the operation, FIG. 5 is a circuit diagram showing another embodiment of the present invention, and FIGS. 6(A) to (E) are characteristic diagrams for explaining the operation. It is a characteristic diagram for explaining the operation. (5)...Input transistor, (6)...PNP
Transistor, (8)...NPN transistor, (
11)...Adjustment resistance.
Claims (1)
トランジスタ及びＮＰＮトランジスタと、前記ＰＮＰト
ランジスタのベースに入力信号を印加する入力トランジ
スタと、前記ＮＰＮトランジスタのエミッタとアースと
の間に接続された抵抗とから成り、前記入力トランジス
タから前記ＰＮＰトランジスタのベースに印加される入
力信号のエッジに応じたパルスを、前記抵抗の一端に発
生する様にしたことを特徴とするエッジ検出回路。(1) Inverted Darlington connected PNP
a transistor and an NPN transistor, an input transistor for applying an input signal to the base of the PNP transistor, and a resistor connected between the emitter of the NPN transistor and ground; An edge detection circuit characterized in that a pulse corresponding to an edge of an applied input signal is generated at one end of the resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096473A JPS63261919A (en) | 1987-04-20 | 1987-04-20 | Edge detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096473A JPS63261919A (en) | 1987-04-20 | 1987-04-20 | Edge detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261919A true JPS63261919A (en) | 1988-10-28 |
| JPH0343806B2 JPH0343806B2 (en) | 1991-07-03 |
Family
ID=14166012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096473A Granted JPS63261919A (en) | 1987-04-20 | 1987-04-20 | Edge detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261919A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227122A (en) * | 1990-09-26 | 1992-08-17 | Internatl Business Mach Corp <Ibm> | Circuit for digital frequency multiplication and data serialization |
| CN104931136A (en) * | 2014-11-26 | 2015-09-23 | 成都冠深科技有限公司 | Wide pulse triggering-based phase-shift type high-sensitivity infrared detection system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335354A (en) * | 1976-09-13 | 1978-04-01 | Matsushita Electric Ind Co Ltd | Trigger pulse generator circuit |
-
1987
- 1987-04-20 JP JP62096473A patent/JPS63261919A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335354A (en) * | 1976-09-13 | 1978-04-01 | Matsushita Electric Ind Co Ltd | Trigger pulse generator circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227122A (en) * | 1990-09-26 | 1992-08-17 | Internatl Business Mach Corp <Ibm> | Circuit for digital frequency multiplication and data serialization |
| CN104931136A (en) * | 2014-11-26 | 2015-09-23 | 成都冠深科技有限公司 | Wide pulse triggering-based phase-shift type high-sensitivity infrared detection system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0343806B2 (en) | 1991-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |