JPS63244767A - バイポ−ラ・ｃｍｏｓ半導体集積回路 - Google Patents
バイポ−ラ・ｃｍｏｓ半導体集積回路Info
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- JPS63244767A JPS63244767A JP62077741A JP7774187A JPS63244767A JP S63244767 A JPS63244767 A JP S63244767A JP 62077741 A JP62077741 A JP 62077741A JP 7774187 A JP7774187 A JP 7774187A JP S63244767 A JPS63244767 A JP S63244767A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 9
- 230000010354 integration Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳトランジスタとバイポーラトランジスタ
を同時に集積するバイボー２・ＣＭＯＳ半導体集積回路
（以下Ｂｉ、ＣＭＯＳと記す）に関するものである。
を同時に集積するバイボー２・ＣＭＯＳ半導体集積回路
（以下Ｂｉ、ＣＭＯＳと記す）に関するものである。
従来の技術
現在、論理ＬＳＩに用いられるデバイスは主に、ＴＴＬ
、Ｒ：ＯＬ等に代表されるバイボー２と、０ＭＯ８であ
る。特にＣＭＯＳはバイポーラにくらべ高集積、低消費
電力という特徴から、マイクロコンピュータその他の論
理ＬＳＺの主流デバイスになっている。しかし、ＣＭＯ
Ｓはバイポーラにくらべ、単位面積あたシの電Ｒ駆動能
力が小さいという欠点があり、負荷が大きい場合には、
速度が低下する。このため高速を必要とする分野におい
てはバイポーラＥＣＬ回路が用いられる事になる。
、Ｒ：ＯＬ等に代表されるバイボー２と、０ＭＯ８であ
る。特にＣＭＯＳはバイポーラにくらべ高集積、低消費
電力という特徴から、マイクロコンピュータその他の論
理ＬＳＺの主流デバイスになっている。しかし、ＣＭＯ
Ｓはバイポーラにくらべ、単位面積あたシの電Ｒ駆動能
力が小さいという欠点があり、負荷が大きい場合には、
速度が低下する。このため高速を必要とする分野におい
てはバイポーラＥＣＬ回路が用いられる事になる。
そこで、０ＭＯ８とバイポーラを同一チップ上に集積し
て、バイポーラの高電流駆動能力と、０ＭＯ８の高集積
低消費電力の利点を生かすというバイポーラ・０ＭＯ８
の考え方がある。当所、Ｂｉ＠ＣＭＯ８は、バイポー、
Ｆ及び０ＭＯ３を回路機能に応じて使い分ける事が考え
られ、特にアナログ・ディジタル混載ＬＳＩに適用され
る事が多かった。また論理ＬＳＩでも、内部論理をＣ１
ｖｌＯ８゜ＬＳＩ外部との入出力バッファをバイポーラ
で構成して、ＬＳＩの出力部に高駆動能力を持たせるこ
とで適用されていた。さらに近年は、ＡＮＤやＯＲ等の
基本回路内で二つのデバイスを複合する技術が開発され
ておシ、内部論理回路そのものも、０ＭＯ８だけで構成
したものより高速化を図ろうとしている。（例えば、日
経エレクトロニクス、１ｅａ６．ａ 、１２ ｒバイボ
ー：ｙと０ＭＯ３を基本回路内で複合し、高速かつ低消
費電力なＬＳＩを実現するＪＰ１８７−２０８） 第２図（ａ）は従来の基本論理回路でバイポーラと”
Ｏ８ｔ 複合化Ｌ ：ｋ Ｂ ｉ −ＣＭ ＯＳ 回路
ｔｙ）−例テあり、第２図（ｂ）は、従来の一般的なり
１−ＣＭＯＳデバイスの構造断面図である。
て、バイポーラの高電流駆動能力と、０ＭＯ８の高集積
低消費電力の利点を生かすというバイポーラ・０ＭＯ８
の考え方がある。当所、Ｂｉ＠ＣＭＯ８は、バイポー、
Ｆ及び０ＭＯ３を回路機能に応じて使い分ける事が考え
られ、特にアナログ・ディジタル混載ＬＳＩに適用され
る事が多かった。また論理ＬＳＩでも、内部論理をＣ１
ｖｌＯ８゜ＬＳＩ外部との入出力バッファをバイポーラ
で構成して、ＬＳＩの出力部に高駆動能力を持たせるこ
とで適用されていた。さらに近年は、ＡＮＤやＯＲ等の
基本回路内で二つのデバイスを複合する技術が開発され
ておシ、内部論理回路そのものも、０ＭＯ８だけで構成
したものより高速化を図ろうとしている。（例えば、日
経エレクトロニクス、１ｅａ６．ａ 、１２ ｒバイボ
ー：ｙと０ＭＯ３を基本回路内で複合し、高速かつ低消
費電力なＬＳＩを実現するＪＰ１８７−２０８） 第２図（ａ）は従来の基本論理回路でバイポーラと”
Ｏ８ｔ 複合化Ｌ ：ｋ Ｂ ｉ −ＣＭ ＯＳ 回路
ｔｙ）−例テあり、第２図（ｂ）は、従来の一般的なり
１−ＣＭＯＳデバイスの構造断面図である。
第２図（ａ）において、１はＰチャンネルＭＯ３（以下
ＰＭＯＳと記す）、２はＮチャンネルＭＯ８（以下ＮＭ
ＯＳと記す）、３，４は抵抗、６，６はバイポーラＮＰ
Ｎトランジスタであり、抵抗３゜４バイポーラ５．６に
よるトーテムポールバッファと０ＭＯ８１，２によるイ
ンバータを複合化したＢ１−ＣＭＯＳインバータである
。
ＰＭＯＳと記す）、２はＮチャンネルＭＯ８（以下ＮＭ
ＯＳと記す）、３，４は抵抗、６，６はバイポーラＮＰ
Ｎトランジスタであり、抵抗３゜４バイポーラ５．６に
よるトーテムポールバッファと０ＭＯ８１，２によるイ
ンバータを複合化したＢ１−ＣＭＯＳインバータである
。
第２図（ｂ）において、点線で区切った領域１ｏにはＰ
ＭＯ３，１１にはＮＭＯＳ，１２にはハイホーラＮＰＮ
トランジスタが形成されてお９．１３はＰ型半導体基板
、１４はｎコレクタ埋込層、１６はＰ型゛エピタキシャ
ル層、１６はｎウェル層、１Ｔはｎコレクタ層、１８は
ｎコレクタウオール、１９はＰＭＯ３のＰンース領域、
２ｏはＰ ドレイン領域、２１はｎウェルの電源コンタ
クト用ｎ＋拡散領域、２２はＮＭＯＳのｎ＋ソース領域
２３はｎ＋ドレイン領域、２４はＰ基板の電源コンタク
ト用ｐ＋拡散領域、２６はＰベース領域、２６はｎ＋エ
ミッタ領域、２７はゲート酸化膜、２８はゲートポリシ
リコンである。
ＭＯ３，１１にはＮＭＯＳ，１２にはハイホーラＮＰＮ
トランジスタが形成されてお９．１３はＰ型半導体基板
、１４はｎコレクタ埋込層、１６はＰ型゛エピタキシャ
ル層、１６はｎウェル層、１Ｔはｎコレクタ層、１８は
ｎコレクタウオール、１９はＰＭＯ３のＰンース領域、
２ｏはＰ ドレイン領域、２１はｎウェルの電源コンタ
クト用ｎ＋拡散領域、２２はＮＭＯＳのｎ＋ソース領域
２３はｎ＋ドレイン領域、２４はＰ基板の電源コンタク
ト用ｐ＋拡散領域、２６はＰベース領域、２６はｎ＋エ
ミッタ領域、２７はゲート酸化膜、２８はゲートポリシ
リコンである。
発明が解決しようとする問題点
この様な従来のＢｉ、０ＭＯ８では、同一チップ上ニ、
バイポーラとＭＯＳを集積する為、製造工程が増大し複
雑化するものであった。また、バイポーラ、ＭＯＳ共に
高性能化を図る事はプロセス技術上困難である。そして
バイポーラは一般に素子分離領域を必要とし、基本論理
回路内で両デバイスを複合する場合には、ＣＭＯ８論理
回路にくらべ、集積度を低下させるものである。製造工
程の複雑化と、集積度の低下は、ＬＳＩのコスト増大を
まねき、ともすれば、Ｂｉ−０ＭＯ８による利点を相殺
するものであった。
バイポーラとＭＯＳを集積する為、製造工程が増大し複
雑化するものであった。また、バイポーラ、ＭＯＳ共に
高性能化を図る事はプロセス技術上困難である。そして
バイポーラは一般に素子分離領域を必要とし、基本論理
回路内で両デバイスを複合する場合には、ＣＭＯ８論理
回路にくらべ、集積度を低下させるものである。製造工
程の複雑化と、集積度の低下は、ＬＳＩのコスト増大を
まねき、ともすれば、Ｂｉ−０ＭＯ８による利点を相殺
するものであった。
本発明はかかる点に鑑みてなされたもので、製造工程の
増大、集積度の低下をおさえ、高速、高集積、低消費電
力を実現しうるＢ ｉ −ＣＭＯＳ半導体集積回路を提
供するものである。
増大、集積度の低下をおさえ、高速、高集積、低消費電
力を実現しうるＢ ｉ −ＣＭＯＳ半導体集積回路を提
供するものである。
問題点を解決するための手段
本発明は上記問題点を解決する為、ＰＭＯ３のドレイン
拡散領域内にｎ＋拡散層を設けてＰＭＯ３とＮＰＮ）″
ｙ／ジスタを一体化し、同時にＮＭＯＳのドレイン拡散
領域内にＰ＋拡散層を設けてＮＭＯＳとＰＮＰ トラン
ジスタを一体化する。以上の様にして構成されたＮＰＮ
及びＰＮＰ トランジスタの両エミッタを結線して出力
端子とし、前記ＰＭＯＳ及びＮＭＯＳにより、ＮＰＮ及
びＰＮＰ トランジスタをそれぞれエミッタフォロアと
して駆動するものである。
拡散領域内にｎ＋拡散層を設けてＰＭＯ３とＮＰＮ）″
ｙ／ジスタを一体化し、同時にＮＭＯＳのドレイン拡散
領域内にＰ＋拡散層を設けてＮＭＯＳとＰＮＰ トラン
ジスタを一体化する。以上の様にして構成されたＮＰＮ
及びＰＮＰ トランジスタの両エミッタを結線して出力
端子とし、前記ＰＭＯＳ及びＮＭＯＳにより、ＮＰＮ及
びＰＮＰ トランジスタをそれぞれエミッタフォロアと
して駆動するものである。
作 用
本発明は上記した構成によｆｉ、ＣＭＯ８論理回路にく
らべ、集積度の低下、製造工程の増加を最少限におさえ
バイポーラトランジスタの高電流駆動能力を利用できる
高速、高集積、低消費電力なりｉ−ＣＭＯ８半導体集積
回路を実現する事ができる。
らべ、集積度の低下、製造工程の増加を最少限におさえ
バイポーラトランジスタの高電流駆動能力を利用できる
高速、高集積、低消費電力なりｉ−ＣＭＯ８半導体集積
回路を実現する事ができる。
実施例
第１図（ａ）は本発明のバイポーラ・ＣＭＯＳ半導体集
積回路の一実施例を示す回路図であり、第１図（ｂ）及
び（Ｃ）は、その構造断面図である。
積回路の一実施例を示す回路図であり、第１図（ｂ）及
び（Ｃ）は、その構造断面図である。
第１図（、）において、３０はＰＭＯＳ１３１はＮＭｏ
３，３２はバイポーラＮＰＮトランジスタ、３３はＰＮ
Ｐ トランジスタである。ＰＭＯＳ３０及びＮＭｏ８３
１は従来のＣＭＯＳインバータとして結線され、ＮＰＮ
トランジスタ３２とＰＮＰトランジスタ３３０ベースは
共に前記ＣＭＯＳインバータのドレイン出力端子に結線
され、ＮＰＮトランジスタ３２のコレクタは電源に接続
され、ＰＮＰトランジスタ３３のコレクタはグランドに
接地され、両トランジスタ３２．３３のエミッタは共に
結線されて本発明のＢｉ・０Ｍ０８回路の出力端子とな
る。この回路において、出力信号の立上り時にはＮＰＮ
トランジスタ３２が、エミッタフォロアとして負荷容量
を大電流駆動し、出力信号の立下り時には、ＰＮＰトラ
ンジスタ３３が同様にエミッタフォロアとして負荷容量
を大電流駆動する事ができ、信号がＨｉｇｈ又はＬｏｗ
レベルの安定状態においては０Ｍ０３回路と同様に電流
が流れない。
３，３２はバイポーラＮＰＮトランジスタ、３３はＰＮ
Ｐ トランジスタである。ＰＭＯＳ３０及びＮＭｏ８３
１は従来のＣＭＯＳインバータとして結線され、ＮＰＮ
トランジスタ３２とＰＮＰトランジスタ３３０ベースは
共に前記ＣＭＯＳインバータのドレイン出力端子に結線
され、ＮＰＮトランジスタ３２のコレクタは電源に接続
され、ＰＮＰトランジスタ３３のコレクタはグランドに
接地され、両トランジスタ３２．３３のエミッタは共に
結線されて本発明のＢｉ・０Ｍ０８回路の出力端子とな
る。この回路において、出力信号の立上り時にはＮＰＮ
トランジスタ３２が、エミッタフォロアとして負荷容量
を大電流駆動し、出力信号の立下り時には、ＰＮＰトラ
ンジスタ３３が同様にエミッタフォロアとして負荷容量
を大電流駆動する事ができ、信号がＨｉｇｈ又はＬｏｗ
レベルの安定状態においては０Ｍ０３回路と同様に電流
が流れない。
第１図（ａ）においては、本発明のＢｉ−ＣＭＯＳ半導
体集積回路を用いたインバータ回路となっているが、本
発明が容易にＡＮＤ 、ＯＲ等の論理回路に適用できる
事は言うまでもない。
体集積回路を用いたインバータ回路となっているが、本
発明が容易にＡＮＤ 、ＯＲ等の論理回路に適用できる
事は言うまでもない。
第１図（ｂ）は、本発明のＢ１・ＣＭＯＳ半導体集積回
路の構造断面図の一例であり、点線で区切った領域３４
にはＰＭＯＳ及びＰＭＯ３と一体化したバイポーラＮＰ
Ｎトランジスタが構成され、領域３６にはＮＭｏ８及び
ＮＭｏ８と一体化したバイポーラＰＮＰ トランジスタ
が構成されている。第１図（ｂ）において３６はＰ型半
導体基板、３７はｎウェル、３８はＰＭＯＳの戸ソース
領域、３９は戸ドレイン領域、４ｏはｎウェルの電源コ
ンタクト用ｎ准散領域、４１はゲート酸化膜、４２はゲ
ートポリシリコンであり、４３はＰＭＯ５のＰ＋ドレイ
ン領域３９内に設けられた高濃度ｎ＋＋エミッタ拡散層
であり、前ｊ村ドレイン領域３９をベース、ｎウェル３
７をコレクタとするＮＰＮ）、ｔンジスタがＰＭＯＳと
一体化されている。
路の構造断面図の一例であり、点線で区切った領域３４
にはＰＭＯＳ及びＰＭＯ３と一体化したバイポーラＮＰ
Ｎトランジスタが構成され、領域３６にはＮＭｏ８及び
ＮＭｏ８と一体化したバイポーラＰＮＰ トランジスタ
が構成されている。第１図（ｂ）において３６はＰ型半
導体基板、３７はｎウェル、３８はＰＭＯＳの戸ソース
領域、３９は戸ドレイン領域、４ｏはｎウェルの電源コ
ンタクト用ｎ准散領域、４１はゲート酸化膜、４２はゲ
ートポリシリコンであり、４３はＰＭＯ５のＰ＋ドレイ
ン領域３９内に設けられた高濃度ｎ＋＋エミッタ拡散層
であり、前ｊ村ドレイン領域３９をベース、ｎウェル３
７をコレクタとするＮＰＮ）、ｔンジスタがＰＭＯＳと
一体化されている。
また、４４はＮＭｏ８のｎ＋ソース領域、４６はｎ＋ド
レイン領域、４６はＰ基板電源コンタクト用Ｐ旭散領域
であり、４７はＮＭｏ８のｎトレイン領域４６内に設け
られた高濃度Ｐ＋１エミツタ拡散層であり、前記ｎ＋ド
レイン領域４５をベースＰ基板３６をコレクタとするＰ
ＮＰ）７ンジスタがＮＭｏ８と一体化されている。第１
図（ｂ）ではＮウェルを用いて構成しているが、Ｐウェ
ルまたは、ＮウェルＰウヱル両方を用いて構成する事も
可能である。本発明においてはバイポーラトランジスタ
をエミッタフォロアとして用いる為、素子分離されたバ
イポーラ構造を必要とせず、上記の様に、ＮＭｏ５とＰ
ＮＰトランジスタ、ＰＭＯＳとＮＰＮトランジスタを一
体化する事が可能となる。その為、素子の占有する面積
がほとんど増加する事がない。又、０ＭＯ３とバイポー
ラを同一チップ上に集積する為に追加される製造工程は
、ＮＰＮ及びＰＮＰ トランジスタのｎ 工くツタ領域
４３とｐ＋＋エミッタ領域４７を作成する２工程だけで
ある。
レイン領域、４６はＰ基板電源コンタクト用Ｐ旭散領域
であり、４７はＮＭｏ８のｎトレイン領域４６内に設け
られた高濃度Ｐ＋１エミツタ拡散層であり、前記ｎ＋ド
レイン領域４５をベースＰ基板３６をコレクタとするＰ
ＮＰ）７ンジスタがＮＭｏ８と一体化されている。第１
図（ｂ）ではＮウェルを用いて構成しているが、Ｐウェ
ルまたは、ＮウェルＰウヱル両方を用いて構成する事も
可能である。本発明においてはバイポーラトランジスタ
をエミッタフォロアとして用いる為、素子分離されたバ
イポーラ構造を必要とせず、上記の様に、ＮＭｏ５とＰ
ＮＰトランジスタ、ＰＭＯＳとＮＰＮトランジスタを一
体化する事が可能となる。その為、素子の占有する面積
がほとんど増加する事がない。又、０ＭＯ３とバイポー
ラを同一チップ上に集積する為に追加される製造工程は
、ＮＰＮ及びＰＮＰ トランジスタのｎ 工くツタ領域
４３とｐ＋＋エミッタ領域４７を作成する２工程だけで
ある。
また、バイポーラトランジスタをエミッタフォロアとし
て用いているので、しゃ断層波数（、／−７）の高い高
性能のバイポーラトランジスタを必らずしも必要としな
いので容易に成造する事が可能である。
て用いているので、しゃ断層波数（、／−７）の高い高
性能のバイポーラトランジスタを必らずしも必要としな
いので容易に成造する事が可能である。
第１図（Ｃ）は、本発明のＢｉ−ＣＭＯＳ半導体集積回
路の第２案における構造断面図の一例である。
路の第２案における構造断面図の一例である。
説明を容易にする為、第１図（ｂ）と同一構造の箇所に
は同一番号を付与し説明を割愛する。第１図（Ｃ３にお
いては、ＰＭＯＳのドレイン拡散層が高濃度Ｐ型不純物
拡散層３９ａと低濃度Ｐ型不純物拡散層４８に分割され
、該低濃度Ｐ型不純物拡散層４８内に高濃度ｎ飄ミッタ
拡散層４３ａが形成されており、同様［ＮＭｏ８のドレ
イン拡散層が高濃度ｎ型不純物拡散層４５ａと低濃度ｎ
型不純物拡散層４９に分割され、該低濃度ｎ型不純物拡
散層４９内に高濃度Ｐ＋エミッタ拡散層４７ａが形成さ
れている。
は同一番号を付与し説明を割愛する。第１図（Ｃ３にお
いては、ＰＭＯＳのドレイン拡散層が高濃度Ｐ型不純物
拡散層３９ａと低濃度Ｐ型不純物拡散層４８に分割され
、該低濃度Ｐ型不純物拡散層４８内に高濃度ｎ飄ミッタ
拡散層４３ａが形成されており、同様［ＮＭｏ８のドレ
イン拡散層が高濃度ｎ型不純物拡散層４５ａと低濃度ｎ
型不純物拡散層４９に分割され、該低濃度ｎ型不純物拡
散層４９内に高濃度Ｐ＋エミッタ拡散層４７ａが形成さ
れている。
以上の様にドレイン拡散層を高濃度領域と低濃度領域に
分割し、高濃度領域でＭＯＳのドレイン、低濃度領域で
バイポーラの活性ベースを形成する事により、ＭＯＳ及
びバイボー２デバイスの濃度プロファイルの制御が容易
となりデバイス性能が著しるしく向上する。この場合に
おいても、製造工程の増加は前記低濃事不純物拡散領域
４８及び４９を形成する２工程の増加だけＫおさえる事
も可能で、素子面積の増加もほとんどない。
分割し、高濃度領域でＭＯＳのドレイン、低濃度領域で
バイポーラの活性ベースを形成する事により、ＭＯＳ及
びバイボー２デバイスの濃度プロファイルの制御が容易
となりデバイス性能が著しるしく向上する。この場合に
おいても、製造工程の増加は前記低濃事不純物拡散領域
４８及び４９を形成する２工程の増加だけＫおさえる事
も可能で、素子面積の増加もほとんどない。
発明の効果
以上述べてきた様に、本発明によれば、０Ｍ０５回路の
出力にバイボーアＮＰＮ及びＰＮＰ トランジスタによ
るエミッタフォロア回路を用いる事に１、ＰＭＯＳとＮ
ＰＮ トランシｔ、ｆｉ 、 ＮＭＯＳとＰＮＰ トラ
ンジスタをデバイス構造上一体化させ、従来の０ＭＯ８
に比べても製造工程の増加及び、素子集積度の低下を最
少限度におさえ、バイポーラの高電流駆動能力の利点を
生かした、高速、高集積、低消費電力で、製造工程の簡
単なりｉ−ＣＭＯ８半導体集積回路を実用的にきわめて
有用である。
出力にバイボーアＮＰＮ及びＰＮＰ トランジスタによ
るエミッタフォロア回路を用いる事に１、ＰＭＯＳとＮ
ＰＮ トランシｔ、ｆｉ 、 ＮＭＯＳとＰＮＰ トラ
ンジスタをデバイス構造上一体化させ、従来の０ＭＯ８
に比べても製造工程の増加及び、素子集積度の低下を最
少限度におさえ、バイポーラの高電流駆動能力の利点を
生かした、高速、高集積、低消費電力で、製造工程の簡
単なりｉ−ＣＭＯ８半導体集積回路を実用的にきわめて
有用である。
第１図（、）は本発明のＢｉ−ＣＭＯ８半導体集積回路
の一実施例における回路図、第１図（ｂ）及び（ｃ）は
同回路のデバイス断面構造図、第２図（ａ）は従来のＢ
ｉ−ＣＭＯ８半導体集積回路を示す回路図、第２図中）
は同回路のデバイス断面構造図である。 ３０・−・−・・ＰＭＯＳ 、 ３１ 、、、、、、Ｎ
ＭＯＳ 、 ３２−・・・・・バイポーラＮＰＮ トラ
ンジスタ、３３・・・・・・バイポーラＰＮＰトランジ
スタ、３θ・・・・・・Ｐ型半導体基板、３７・・・・
・・ｎウェル、３８・・・・・・Ｐ＋ソース領域、３９
・・・・・・Ｐ＋ドレイン領域、４０・・・・・・ｎウ
ェル電源コンタクト領域、４１・・・・・・ゲート酸化
膜、４２・・・・・・・・・ゲ〜トホリシリコン、４３
・・・・・・ｎ 工ｑツタ拡散層、４４・・・・・・ｎ
＋ソース領域、４６・・・・・・ｎ＋ドレイン領域、４
６・・・・・・Ｐ基板電源コンタクト領域、４７・・・
・・・Ｐ＋＋エミッタ拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ｗ＆
の一実施例における回路図、第１図（ｂ）及び（ｃ）は
同回路のデバイス断面構造図、第２図（ａ）は従来のＢ
ｉ−ＣＭＯ８半導体集積回路を示す回路図、第２図中）
は同回路のデバイス断面構造図である。 ３０・−・−・・ＰＭＯＳ 、 ３１ 、、、、、、Ｎ
ＭＯＳ 、 ３２−・・・・・バイポーラＮＰＮ トラ
ンジスタ、３３・・・・・・バイポーラＰＮＰトランジ
スタ、３θ・・・・・・Ｐ型半導体基板、３７・・・・
・・ｎウェル、３８・・・・・・Ｐ＋ソース領域、３９
・・・・・・Ｐ＋ドレイン領域、４０・・・・・・ｎウ
ェル電源コンタクト領域、４１・・・・・・ゲート酸化
膜、４２・・・・・・・・・ゲ〜トホリシリコン、４３
・・・・・・ｎ 工ｑツタ拡散層、４４・・・・・・ｎ
＋ソース領域、４６・・・・・・ｎ＋ドレイン領域、４
６・・・・・・Ｐ基板電源コンタクト領域、４７・・・
・・・Ｐ＋＋エミッタ拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ｗ＆
Claims (2)
- （１）ＰＭＯＳのドレイン拡散領域内に高濃度Ｎ型不純
物を拡散し、該Ｎ型拡散層をエミッタ、前記ＰＭＯＳの
ドレイン拡散領域をベース、前記ＰＭＯＳのＮ型基板（
またはウェル）をコレクタとするバイポーラＮＰＮトラ
ンジスタを前記ＰＭＯＳとともに集積し、同時にＮＭＯ
Ｓのドレイン拡散領域内に高濃度Ｐ型不純物を拡散し、
該Ｐ型拡散層をエミッタ、前記ＮＭＯＳのドレイン拡散
領域をベース、前記ＮＭＯＳのＰ型基板（またはウェル
）をコレクタとするバイポーラＰＮＰトランジスタを前
記ＮＭＯＳとともに集積し、該ＰＮＰトランジスタと前
記ＮＰＮトランジスタは両エミッタが結線されて、出力
端子となるエミッタフォロア回路を構成し、前記ＮＭＯ
Ｓ及び前記ＰＭＯＳにより駆動される事を特徴とするバ
イポーラ・ＣＭＯＳ半導体集積回路。 - （２）ドレイン拡散領域が高濃度領域と低濃度領域とに
分割され、該低濃度領域内に高濃度他方導電型不純物を
拡散しエミッタとする構造を有する事を特徴とする特許
請求の範囲第１項記載のバイポーラ・ＣＭＯＳ半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077741A JPS63244767A (ja) | 1987-03-31 | 1987-03-31 | バイポ−ラ・ｃｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077741A JPS63244767A (ja) | 1987-03-31 | 1987-03-31 | バイポ−ラ・ｃｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244767A true JPS63244767A (ja) | 1988-10-12 |
Family
ID=13642331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077741A Pending JPS63244767A (ja) | 1987-03-31 | 1987-03-31 | バイポ−ラ・ｃｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244767A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201952A (ja) * | 1989-01-30 | 1990-08-10 | Toshiba Corp | 半導体集積回路とその製造方法 |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
| US5119160A (en) * | 1990-11-19 | 1992-06-02 | Hall John H | Clocked CBICMOS integrated transistor structure |
| JPH04234160A (ja) * | 1990-10-29 | 1992-08-21 | Samsung Electron Co Ltd | 一体型バイシーモス論理回路 |
| US5311078A (en) * | 1991-11-12 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit and semiconductor device |
-
1987
- 1987-03-31 JP JP62077741A patent/JPS63244767A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201952A (ja) * | 1989-01-30 | 1990-08-10 | Toshiba Corp | 半導体集積回路とその製造方法 |
| US5583363A (en) * | 1989-01-30 | 1996-12-10 | Kabushiki Kaisha Toshiba | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors |
| US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| JPH04234160A (ja) * | 1990-10-29 | 1992-08-21 | Samsung Electron Co Ltd | 一体型バイシーモス論理回路 |
| US5119160A (en) * | 1990-11-19 | 1992-06-02 | Hall John H | Clocked CBICMOS integrated transistor structure |
| US5311078A (en) * | 1991-11-12 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit and semiconductor device |
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