JPS63238713A

JPS63238713A - 遅延回路

Info

Publication number: JPS63238713A
Application number: JP62072746A
Authority: JP
Inventors: Hideaki Endo; 英明遠藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-03-26
Filing date: 1987-03-26
Publication date: 1988-10-04
Also published as: US4890022A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、集積回路やプリント基板実装回路等において
容量のミラー効果を利用にした遅延回路に関するもので
ある。

（従来の技術）集積回路やプリント基板実装回路等においては、信号の
伝送時間を遅らせて動作タイミングを合せるために、種
々の遅延回路が提案されている。

従来、この種の遅延回路としては、例えば第２図のよう
なものがあった。以下、その構成を図を用いて説明する
。

第２図は従来め遅延回路の一構成例を示す回路図である
。第２図では信号Ｓｉを入力する入力端子１、及び信号
Ｓｏ１　、　Ｓｏ２をそれぞれ出力する２個の出力端子
２，３が設けられ、その入力端子１に信号伝送用の配線
４，５が接続されている。配線５には直列２段のインバ
ータからなる遅延回路６が接続されている。配線４には
信号反転用のインバータ７が接続されると共に、遅延回
路６の出力側に信号反転用のインバータ８が接続され、
さらにそれらのインバータ７．８の出力側が否定論理積
ゲート（以下、ＮＡＮＤゲートという）９を介して出力
端子２に接続されている。また、配線４及び遅延回路６
の出力側には、論理積ゲート（以下、ＡＮＤゲートとい
う）１０を介して出力端子３が接続されている。なお、
第２図中の８１は配線４上の信号、Ｓ２は遅延回路６の
出力側の信号である。

第３図は第２図の信号波形図である。

重らない２相のクロック信号Ｓｏｌ　、　Ｓｏ２を得る
には、入力端子１にクロック信号Ｓｉを入力する。

このクロック信号Ｓｉは、一方の配線４自身が持つ対地
容量により少し遅れて信号Ｓ１の形でインバータ７及び
ＡＮＤＩＯ側に伝送されると共に、他方の配線５の遅延
回路６及び配線５自身が持つ対地容量により、所定時間
遅れ信号Ｓ２の形でインバータ８及びＡＮＤゲート１０
側に伝送される。そして信号Ｓ１とＳ２は、ＡＮＤゲー
ト１０で論理積がとられて信号Ｓｏ２の形で出力端子３
から出力されると共に、インバータ７．８で反転されて
ＮＡＮ［）ゲート９で否定論理積がとられて信号Ｓｏｌ
の形で出力端子２から出力される。これにより、所定間
隔をもった２相のクロック信号ｓｏｉ　、　Ｓｏ２が得
られる。

第４図は従来の遅延回路の池の構成例を示す回路図であ
る。第４図では信号Ｓｉを入力する入力端子２０、及び
信号ＳＯを出力する出力端子２１が設けられ、その入力
端子２０に信号伝送用の配線２２．２３が接続されてい
る。配線２３には偶数個のインバータからなる遅延回路
２４が接続されている。配線２２には制御信号Ｓａによ
りオン、オフするスイッチ２５を介して出力端子２１が
接続されると共に、遅延回路２４の出力側は反転制御信
号ｓｂによりオン、オフするスイッチ２６を介して前記
出力端子２１に接続されている。

第４図において、一方の配線２２を使用する場合には、
制御信号Ｓａによりスイッチ２５をオン状態にすると共
に、反転制御信号ｓｂによりスイッチ２６をオフ状態に
する。すると、入力端子２０に供給された信号Ｓｉは配
線２２自身が持つ対地容量により時間Ｔｐｄｌだけ遅れ
、信号ＳＯの形でスイッチ２５を通して出力端子２１か
ら出力される。また、信号Ｓｉを通常より遅延させるた
めに他方の配線を使用する場合には、制御信号Ｓａによ
りスイッチ２５をオフ状態にすると共に、反転制御信号
ｓｂによりスイッチ２６をオン状態にする。これにより
、入力端子２０に供給された信号Ｓｉは遅延回路２４及
び配線２３自身の持つ対地容量により時間Ｔｐｄ２だけ
遅れ、信号Ｓｏの形でスイッチ２６を通して出力端子２
１から出力される。

このように、スイッチ２５．２６の切換えにより、遅延
時間ＴＩ）ｄｌまたはＴｐｄ２を持つ信号ＳＯが出力端
子２１から得られる。

（発明が解決しようとする問題点）しかしながら、上記構成の遅延回路６，２４では、次の
ような問題点があった。

第２図の遅延回路６では、それを構成するためのインバ
ータが必要となり、それによって素子数の増加とその形
成面積の増加を招くという問題点があった。さらに、配
線４はそれ自身のもつ対地容量により信号を遅延させる
と共に、配線４と５が近接して配置されるとそれらの間
に結合容量が生じてその各配線４，５上の信号を遅延さ
せる。

そのため、所望の時間間隔をもつ２相りロック信号Ｓｏ
ｌ　、　Ｓｏ２が精度良く得られないおそれがあり、遅
延回路６における遅延時間の再設計という問題が生じる
。

また第４図の遅延回路２４では、第２図と同様に、素子
数の増加とその形成面積の増加、さらに配線２２と２３
間における結合容量のために配線２２の遅延時間Ｔｐｄ
ｌ、及び配線２３側の遅延時間Ｔｐｄ２にそれぞれ結合
容量分の遅れが生じ、精度の高い遅延時間を得ることが
困難であった。

本発明は前記従来技術が持っていた問題点として、素子
数の増加、その形成面積の増加、及び精度の高い遅延時
間を得ることが困難な点について解決した遅延回路を提
供するものである。

（問題点を解決するための手段）本発明は前記問題点を解決するために、信号を所定時間
遅らせる遅延回路において、第１の信号を伝送する第１
の配線と、この第１の配線の近傍に配置されその第１の
配線と容量結合される第２の配線とを備え、前記第１の
信号と同相または逆相の第２の信号を前記第２の配線に
供給して前記第１の信号の伝送時間を変化させるように
したものである。

（作　用）本発明によれば、以上のように遅延回路を構成したので
、第１の信号と逆相の第２の信号を第２の配線に供給す
ることにより、第１と第２の配線間結合容量はミラー効
果によってほぼ２倍となる。

そのため、第１の配線上を流れる第１の信号は、その第
１の配線自身のもつ対地容量と２倍の結合容量との和に
応じた時間だけ遅れることになる。

また、第１の信号と同相の第２の信号を第２の配線に供
給することにより、前記結合容量は見かけ上無視できる
程度に小さくなる。これにより、第１の配線上を流れる
第１の信号は、その第１の配線自身のもつ対地容量に応
じた時間だけ遅れることになる。このように第２の信号
の極性を変えることにより、第１の信号の遅延時間を変
化させることが可能となる。従って前記問題点を除去で
きるのである。

（実施例）第１図（１）　、　（２）は本発明の第１の実施例に係
る遅延回路を示すもので、第１図（１）は回路図、同図
（２）は断面構造図である。

この遅延回路は、例えば集積回路（以下、ＩＣという）
に設けられるもので、第１の信号、例えばクロック信号
φを入力する入力端子３０ａと出力端子３０ｂとをもつ
第１の配線３０を有し、その第１の配線３０の近傍には
第２の信号、例えばタロツク信号φまたはその逆相のタ
ロツク信号Ｔを入力する入力端子３１ａと出力端子３１
ｂとをもつ第２の配線３１が配設されている。第１の配
線３０はその断面の幅が長さし１、厚みが長さ［２であ
り、大地に対して長さし２だけ離れた距離に配置されて
おり、対地容量Ｃ３を有している。第１の配線３０の近
くに配設される第２の配線３１は、第１の配線３０に流
れるクロック信号φの遅延時間に影響を与える範囲の配
線間結合容量Ｃｐを生じる程度に第１の配線３０に近接
して配置される。例えば、この第２の配線３１はその断
面の幅が長さし１、厚みが長さ［２であり、第１の配線
３０に対して長さＬ２だけ離れた距離で、かつその第１
の配線３０と同一層上、あるいはシリコン酸化膜等の誘
電層を介して異なる層上に形成されている。ここで、対
地容量Ｃｓ及び結合容量Ｃｐの関係は、例えば、Ｌｌ　
：　Ｌ２＝２　：　１の時、はぼ（Ｃ３＋Ｃｐ）　：　
Ｃｐ＝　１　：　０．３０となる。第２の配線３１の入
力端子３１ａは、ワイヤ３２によりバッド３３または３
４と接続され、このパッド３３または３４を介してクロ
・ツク信号φまたはその逆相クロック信号Ｔが供給され
る構造になっている。

以上の構成において、第１の配線３０の入力端子３０ａ
にクロック信号φを入力すると共に、第２の配線３１の
入力端子３１ａヘパツド３４及びワイヤ３２を介して逆
相のクロック信号Ｔを入力すると、第１と第２の配線３
０．３１間の結合容量がミラー効果によりほぼ２Ｃｐと
なる。また、第２の配線３１の入力端子３１ａヘパ・・
ｌド３３及びワイヤ３２を介して同相のクロック信号φ
を入力すると、第２の配線３１は第１の配線３０に対し
て同電位となり、第１の配線３０からみると結合容量Ｃ
Ｄが見かけ上無視できる程度に減少する。こうした第１
と第２の配線３０．３１間の２次元的容量の変化を第２
の配線３１を使用して制御するとにより、第１の配線３
０上を流れるタロツク信号φの遅延時間Ｔｐｄを変化さ
せることが可能となる。

第１図の遅延回路のシュミレーションを第５図（１）　
、　（２）　、　（３）の方法で行った。

すなわち、第５図（１）では第１および第２の配線３０
．３１の各対地容量Ｃｓを２ｐＦ、結合容量Ｃｐを０．
６ｐＦ　、各配線抵抗ｒを１００Ωとし、それらを等価
回路で表わすと、第５図（２）のような回路となる。こ
の等価回路で表わされた第１の配線３０の入力側と出力
側にそれぞれＮチャネル８０３　）ランジスタ（以下、
ＮＨＯ３という）、及びＰチャネルＨＯＳトランジスタ
（以下、ＰＭＯ３という）からなる相補型ＨＯＳトラン
ジスタ（以下、ＣＭＯ３という）構成のインバータ４０
．４１を接続すると共に、第２の配線３１の入力側と出
力側にもＮＨＯ３及びＰＨ０３からなるインバータ４２
．４３を接続し、その第１．第２の配線３０、３１を駆
動してシュミレーションを行った。ここで、各インバー
タ４０〜４３を構成するＮＨＯ３及びＰＭＯ３としては
、第５図（３）に示すようなゲート幅Ｗ／ゲート長し、
閾値電圧Ｖｔ、及びキャリア移動度μのものを使用した
。

第６図はシュミレーション結果を示す図である。

同相のタロツク信号φ、φをそれぞれインバータ４０．
４２を介して第１および第２の配線３０．３１に入力し
た場合、インバータ４１の入力信号がＨレベルからＬレ
ベルへの立下り時において伝達遅延時間Ｔｐｄ　ＨＬが
６．５ｎｓ　、　ＬレベルからＨレベルの立上り時にお
いて伝達遅延時間Ｔｐｄ団が７．８ｎｓであり、その平
均値ＡＶＥが７．２ｎｓであった。クロック信号φをイ
ンバータ４０を介して第１の配線３０に入力すると共に
、−逆相のクロック信号Ｔをインバータ４２を介して第
２の配線３１に入力した場合、インバータ４１の入力信
号はＨレベルからＬレベルの立下り時において伝達遅延
時間Ｔｐｄ叶が９．４ｎＳ　、　ＬレベルからＨレベル
の立上り時において伝達遅延時間Ｔｐｄ叶が１１．８ｎ
ｓとなり、その平均値ＡＶＥが１０．６ｎｓであった。

そして同相の場合の平均値ＡＶＥを１とすると、逆相の
場合の平均値ＡＶＥが１，５となり、同相のときに比べ
て逆相のときには５０％増の遅延が発生していることが
わかる。

第１の実施例では、次のような利点を有する。

■　第１の配線３０に入力されたタロツク信号φを遅延
させる場合、従来の第２図及び第４図のような遅延素子
を設ける必要がないなめ、回路の簡略化とそれによる省
スペース化が図れる。

■　遅延時間を切換える場合、従来の第４図のようなス
イッチ２５．２６が不要となるため、前記■と同様に回
路の簡略化と省スペース化が図れる。

■　短い遅延時間が必要な場合、第２図の配線３１に同
相クロック信号φを入力すれば、配線間の結合容量ＣＯ
が無視できる程度に小さくなるので、最速遅延条件を実
現でき、それにより高性能化が図れる。

■　第２の配線３１には同相のタロツク信号φまたは逆
相のクロック信号すが入力されるなめ、フローティング
状態にならず、第１の配線３０へのノイズに対して保護
機能を有している。

■　第２の配線３１を一定電位とすることにより、３態
様の遅延時間が得られる。

■　第１と第２の配線３＜）、　３１は配線長や配線幅
が同じである必要はないし、それらが平行である必要も
ない。また配線の厚みと大地までの距離から同じである
必要もない。ただし、ミラー効果を高めるためには、第
１と第２の配線３０．３１の平行している部分を長くし
なり、結合容量Ｃｐを大きくするために第１と第２の配
線３０．３１間にＳｉ３　Ｎ４等の比誘電率の大きな誘
電層を介在させたり、大地までの距離に対して配線の厚
みを大きくしなりすることが望ましい。

第７図（１）　、　（２）は本発明の第２の実施例に係
る遅延回路を示すもので、第７図（１）は回路図、同図
（２）は断面構造図である。

この遅延回路は、例えばＩＣに設けられるもので、タロ
ツク信号φを入力する入力端子５０と出力端子５０ｂと
をもつ第１の配線５０を有し、その第１の配線５０の近
傍には２本の第２の配線５１．５２が配設されている。

各第２の配線５１．５２にはそれぞれ入力端子５１ａ　
、　５２ａ及び出力端子５１ｂ　、　５２ｂが接続され
、さらにその各入力端子５１ａ　、　５２ａに信号切換
用のトランスファゲート５３．５４がそれぞれ接続され
ている。各トランスファゲート５３．５４は、Ｈレベル
の制御信号により逆相のクロック信号Ｔを入力端子ｓｉ
ａ　、　５２ａへ供給し、Ｌレベルの制御信号により同
相のクロック信号φを入力端子５１ａ。

５２ａへ供給する回路である。第１．第２の配線５０゜
５１、５２はその断面の幅が長さＬｌ、厚みが長さ［２
であり、大地に対して長さＬ２だけ離れた距離にそれぞ
れ配置され、さらに第１の配線５０と一方の第２の配線
５１とが長さＬ３だけ離れ、第１の配線５０と他方の第
２の配線５２とが長さ［２だけ離れている。そして第１
の配線５０には対地容量Ｃｓが接続され、さらに結合容
量Ｃｐｌを介して一方の第２の配線５１に接続されると
共に、結合容量Ｃｐ２を介して他方の第２の配線５２に
接続されている。

この遅延回路では、トランスファゲート５３．５４によ
って同相のタロツク信号φまたは逆相のクロック信号３
を第２の配線５１．５２に入力することにより、第１の
配線５０から見た容量の組合せが４〈＝２２）通りとな
る。すなわち、第２の配線５１゜５２に同相のタロツク
信号φを入力すると、第１の配線５０の容量はＣｓ、一
方の第２の配線５１に同相のクロ・・ｌり信号φを、他
方の第２の配線５２に逆相のクロック信号Ｔをそれぞれ
入力すると、第１の配線５０の容量はほぼ（Ｃｓ＋２Ｃ
ｐ２＞となる。同様に、配線５１が逆相のクロック信号
革、配線５２が同相のタロツク信号φのときに容量がほ
ぼ（Ｃｓ＋２Ｃｐｌ）、配線５１．５２が共に逆相のタ
ロツク信号Ｔのときに容量がほぼ（Ｃｓ＋２Ｃｐｌ　＋
２Ｃｐ２　＞となる。従ってこれら４通りの容量の組合
せに対応して第１の配線５０の遅延時間を４通り実現で
きる。

第７図の遅延回路のシュミレーションを第８図（１）　
、　（２）の方法で行った。

すなわち、第８図（１）では第１．第２の配線５０゜５
１、５２の各対地容量Ｃｓを２ｐＦ　、結合容量Ｃｆ）
１を０．６ｐＦ　、　Ｃｐ２を０．３１）Ｆ　、各配線
抵抗ｒをｉｏｏΩとし、それらを等価回路で表わすと、
第８図（２）のような回路となる。この等価回路で表わ
された第１の配線５０の入力側と出力側にそれぞれれＮ
ＨＯ３及びＰＭＯ３からなる０ＭＯ３構成のインバータ
６０．６１を接続すると共に、第２の配線５１．５２の
入力側と出力側にもＮＨＯ３及びＰ）ＩＯ３からなる０
ＭＯ３構成のインバータ６２．６３．６４．６５を接続
し、その第１．第２の配線５０．５１．５２を駆動して
シュミレーションを行った。ここで、各インバータ６０
〜６５を構成するＮ）１０３及びＰＨ０３としては、第
５図（３）と同じゲート幅Ｗ／ゲート長し、閾値電圧Ｖ
ｔ、及びキャリア移動度μのみを使用した。

第９図はシュミレーション結果を示す図である。

タロツク信号φをインバータ６０を通して第１の配線５
０に入力すると共に、同相のクロック信号φをインバー
タ６２．６４を通して第２の配線５１．５２に入力した
場合、インバータ６１の入力信号はＨレベルからＩ−レ
ベルの立上り時において伝達遅延時間Ｔｐｄ叶が６．５
ｎｓ　、　ＬレベルからＨレベルの立上り時において伝
達遅延時間Ｔｐｄ団が７．８ｎｓであり、その平均値へ
ＶＥが７．２ｎｓであった。同様に、第２の配線５１．
５２に同相のクロック信号φと逆相のクロック信号Ｔを
入力した場合の伝達遅延時間Ｔｐｄ及び°平均値へＶＥ
が第９図のようになった。そして第２の配線５１．５２
に同相のクロック信号φ、φを入力したときの平均値Ａ
ＶＥを１とすると、一方の第２の配線５１が同相のタロ
ツク信号φ、他方の第２の配線５２が逆相のクロック信
号Ｔのときには１９％増の遅延、一方の第２の配線５１
が逆相のクロック信号Ｔ、他方の第２の配線５２が同相
のときには４２％増の遅延、及び第２の配線５１．５２
が共に逆相のときには８２％増の遅延が発生しているこ
とがわかる。このように、配線５０．５１．５２間の距
離を異ならせることにより、ミラー効果によって発生す
る容量の大きさが変わり、逆相のタロツク信号革を入力
する配線５１．５２を適宜選択すれば、１９％〜８２％
増の各段階の遅延を実現できる。

第２図の実施例では、次のような利点を有する。

（ｉ）　　第１の実施例の利点■、■、■、■と同様の
利点が得られる。

（ｉｉ）　　ｈランスファゲート５３．５４のオン、オ
フ制御により、多種類の遅延時間を選択でき、多機能化
が図れる。

（ｉｉｉ）　　）ランスファゲート５３．５４をオン、
オフ制御するための制御信号のＨレベルまたはＬレベル
の選択は、ＲＯＭ　、　ＰＲＯＨ，ＥＰＲＯＨ、ＥＥＰ
ＲＯ）１等のメモリの格納データによって実行したり、
マイクロプロセッサとＲＡＭにあるプログラム等によっ
て実行することができる。これらにより、ソフトウェア
的に同相、逆相の選択が可能となり、ソフトウェアによ
る遅延時間の制御化が図れる。

第１０図は本発明の第３の実施例を示す遅延回路の断面
構造図である。

この遅延回路では、第１の配線７０の近くに７本の第２
の配線７１〜７７が配設され、それによってそれらの間
が結合容ＨＣｐ１〜Ｃｐ７でそれぞれ接続されている。

第１の配線７０は対地容ｆｆ、Ｃ３を介して大地と接続
されている。対地容量Ｃｓ及び結合容量Ｃｐ１〜ＣＤ７
の組合せにより、第１の配線７０の遅延時間を１２８　
　（＝２７）段階に変化させることができ、それによっ
て多機能化が図れる他、第２の実施例と同様の利点が得
られる。

第１１図、第１２図（１）　、　（２）　、及び第１３
図はタロツク信号φまたはその逆相クロック信号下の入
力手段の変形例を示す図である。

第１１図は例えばＩＣ内に設けられるもので、クロック
信号φを入力する第１の配線８０と、その近くに配置さ
れる第２の配線８１とを備え、その舖２の配線８１の入
力側が同相のタロツク信号φを入力する端子８２と、逆
相のクロック信号Ｔを入力する端子８３とに接続されて
いる。各端子８２．８３のいずれか一方をレーザ等で切
断して入力すべき信号φまたはすを選択すれば、第１の
配線８０の遅延時間を設定できる。

第１２図（１）　、　（２）も例えばＩＣ内に設けられ
るもので、第２の配線８１の入力側に、同相のタロツク
信号φを入力するパッド８４と逆相のタロツク信号Ｔを
入力するパッド８５とが設けられている。ゲートアレイ
等により配線層をマスクで形成する鳩舎、第１２図（１
）のようにパッド８４と第２の配線８１とが接続された
マスクを使用するか、あるいは第１２図（２）のように
パッド８５と第２の配線８１とが接続されたマスクを使
用するかを選択すれば、第１の配線８０の遅延時間を設
定できる。

第１３図は例えばプリント基板に設けられるもので、第
２の配線８１の入力側にディプスイッチ等ののメカニカ
ルスイッチ８６を接続し、そのスイッチ８６を切換える
ことにより、同相のクロック信号φまたは逆相のクロッ
ク信号Ｔを第２の配線８１に入力するようにしたもので
ある。これにより第１の配線８０の遅延時間を選択でき
る。

さらに本発明は、入力部を他の構造にしたり、配線の形
状や配置位置を他の形態にする等、種々の変形が可能で
ある。

（発明の効果）以上詳細に説明したように、本発明によれば、第１の信
号を伝送する第１の配線の近くに第２の配線を設け、第
１の信号と同相または逆相の第２の信号を第２の配線に
供給してミラー効果により、第１の信号の伝送時間を変
化させるようにしたので、従来のような遅延素子を設け
る必要がなく、回路の簡略化と省スペース化が図れるば
かりか、高精度な遅延時間が得られる。

【図面の簡単な説明】

第１図（１）　、　（２）は本発明の第１の実施例に係
る遅延回路を示すもので、同図（１）は回路図、同図（
２）は断面構造図、第２図は従来の遅延回路の回路図、
第３図は第２図の信号波形図、第４図は従来の他の遅延
回路の回路図、第５図（１）　、　（２）　。（３）は第１図のシュミレーション方法を示す図、第６
図は第１図のシュミレーション結果を示す図、第７図（
１）　、　（２）は本発明の第２の実施例に係る遅延回
路を示すもので、同図（１）は回路図、同図（２）は断
面構造図、第８図（１）　、　（２）は第７図のシュミ
レーション方法を示す図、第９図は第７図のシュミレー
ション結果を示す図、第１０図は本発明の第３の実施例
を示す遅延回路の断面構造図、第１１図、第１２図（１
）　、　（２）　、第１３図は本発明の入力部の変形例
を示す図である。３０、５０．７０．８０・・・・・・第１の配線、３１
．５１．５２゜７１〜７７、８１・・・・・・第２の配
線、３２・・・・・・ワイヤ、３３゜３４、８４．８５
・・・・・・パッド、５３．５４・・・・・・トランス
ファゲート、８２．８３・・・・・・端子、８６・・・
・・・スイッチ、Ｃｐ。Ｃｐｌ〜Ｃｐ７・・・・・・結合容量、Ｃｓ・・・・・
・対地容量、φ。Ｔ・・・・・・クロック信号。出願人代理人　　柿　　本　　恭　　成従来の伯の遅延
回路第４図第１図のシュミレーション方法第５図第７図

Claims

【特許請求の範囲】１、第１の信号を伝送する第１の配線と、この第１の配線の近傍に配置され該第１の配線と容量結
合される第２の配線とを備え、前記第１の信号と同相または逆相の第２の信号を前記第
２の配線に供給して前記第１の信号の伝送時間を変化さ
せることを特徴とする遅延回路。２、前記第２の配線は複数本形成され、それらの各々に
プログラムに従って前記伝送時間に応じた極性の前記第
２の信号を供給する特許請求の範囲第１項記載の遅延回
路。３、前記第２の配線は、前記第１の配線と同一層上に形
成した特許請求の範囲第１項記載の遅延回路。４、前記第２の配線は、前記第１の配線に対し誘電層を
介して異なる層上に形成した特許請求の範囲第１項記載
の遅延回路。