JPS63225290A

JPS63225290A - 表示制御回路

Info

Publication number: JPS63225290A
Application number: JP62059738A
Authority: JP
Inventors: 邦雄神宮
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-14
Filing date: 1987-03-14
Publication date: 1988-09-20
Also published as: US5095446A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は表示制御回路、さらに詳細には、ビットマツプ
メモリを用いた表示制御回路に係り、特に、文字のドツ
トパターンをフレームバッファに高速展開処理すること
のできる、表示制御回路の改良に関するものである。

〔従来の技術〕

ワードプロセッサなどの文字表示装置には、従来がら、
コードリフレッシュ方式が多く用いられており、最近、
グラフの表示や図形表示の要望から、グラフィック表示
が必要となってきているが。

グラフィック表示を行うためには、ビットマツプリフレ
ッシュ方式が好適である。なお、これと同様のことは、
ＬＢＰ　（レーザビームプリンタ）に対し、文字・図形
・画像情報の混在したデータを印刷させるためのプリン
ト装置についても言える。

しかしながら、ビットマツプリフレッシュ方式は、文字
表示の際、ｘＹ座標の論理アドレスで与えられる文字表
示位置を、ビットマツプメモリで構成されたフレームバ
ッファの物理アドレスにアドレス変換し、また文字のド
ツトパターンを、ビットシフト処理してフレームバッフ
ァ上に展開しなければならない。このため、従来のコー
ドリフレッシュ方式による表示方式と比較して、表示処
理速度が遅いという欠点がある。なお、ビットシフト処
理とは、ＣＰＵが文字のドツトパターンを記憶している
ＣＧＲＯＭからデータを読み出し、フレームバッファに
データを書き込む場合、一般に、ＣＧＲＯＭに格納され
ているデータのワード構成境界とフレームバッファのワ
ード構成境界とは一致しないため、フレームバッファに
データを書き込む際、書込みデータをフレームバッファ
のワード境界に合せるための処理である。しかして、前
記したビットシフト処理をソフトウェア処理で行うには
、表示処理速度が遅く、このため、ハードウェア化して
高速に展開する方法が先に提案されている。

また、従来、フレームバッファのアドレスおよびデータ
は、第５図のように表されるＸＹ座標に対して、成る軸
方向にメモリデバイスのデータが割り付けられ、もう一
方の軸方向にメモリデバイスのアドレスが割り付けられ
る。このとき、成る軸方向のデータ列をアクセスする場
合、ｎ個（図では８個）のメモリデバイスに各々のデー
タ端子が対応しているため、同時アクセス可能である。

しかし、もう一方の軸方向のデータ列をアクセスする場
合には、同一のメモリデバイスにｎ個のデータが対応し
ているため、同時アクセスすることは不可能である。し
たがって、フレームバッファにアクセス可能な方向は常
に一方向のみである。

他方、文字のドツトパターンを発生するＣＧＲＯＭに対
し、予め定められた一定方向に文字が向くようにデータ
が格納されている場合、ＣＰＵがＣＧＩ’？ＯＭからデ
ータを読み出し、フレームバッファにデータを書き込む
と、表示文字は、予め定められた一定方向の文字となる
。このため、文字を横向きあるいは縦向きにしたいとい
うような要望があっても、前記の理由により、表示文字
は、予め定められた一定の方向の文字しか表示できない
。そこで、前記した要望を満足させるために１文字のド
ツトパターンをビット配列変換して表示を行うようにし
ているが、このビット配列変換をソフトウェア処理で行
うには、変換処理速度が遅く、このため前記したビット
配列変換をハードウェア化して、そのビット配列変換処
理を高速化する方法も、先に提案されている。

なお、ビットマツプメモリを用いた表示制御回路に関す
る先行技術は、例えば、日経マグロウヒル社発行の日経
エレクトロニクス１９８６年３月２４日号Ｐ２４３〜Ｐ
２６４　論文「ラスタ演算機能を取り込みシリアル入力
機能も付けた２６５に画像用デュアル・ポート・メモリ
」、さらには、特開昭６０−２００２８５号公報などを
挙げることができる。

〔発明が解決しようとする問題点〕

しかしながら、文字ドツトパターンのビットシフト処理
をハードウェア化して行う場合、従来にあっては、ＸＹ
座標の論理アドレスで与えられた文字表示位置をフレー
ムバッファの物理アドレスに展開する際、そのアドレス
変換をハードウェアでサポートしていないので、ソフト
ウェア処理で行う必要があり、このためＣＰＵ処理の負
担が大きかった。また、ビットシフト処理においては。

例えば１ワード＝８ビット構成のフレームバッファに７
ビットのソースデータを３ビットシフトして書き込む場
合、実際にフレームバッファに書き込まれるデータのビ
ット幅は、８ビット−３ビット＝５ビットとなる、そして、上記書込み処理で書き込まれなかった
ソースデータの残り２ビットは、フレームバッファに隣
接した次のアドレスのワードに書込み処理されるが、従
来にあっては、書込みデータがフレームバッファのワー
ド境界にまたがるかどうかをまずソフトウェアにより判
定し、フレームバッファのワード境界にまたがる場合に
は、書残しデータをフレームバッファに隣接する次のア
ドレスワードに書き込むに際し、その書込み処理をソフ
トウェアで実行していたため、これがより高速な表示処
理を行う場合の問題となっていた。

また１文字ドツトパターンのビット配列変換処理をハー
ドウェア化して行う場合、従来にあっては、ビット配列
変換器を必要としていた。そして。

このときのＣＰＵの処理は、一度ビット配列変換器にＣ
ＧＲＯＭのデータを転送して、この転送データをフレー
ムバッファに展開するため、ＣＧＲＯＭのデータを直接
フレームバッファに展開する場合に比べ、展開処理速度
が遅いという欠点があった。

本発明の目的は、予め定められた一定の方向に向けて文
字データを格納したＣＧＲＯＭを使用してフレームバッ
ファに文字を書き込むに際し、フレームバッファの物理
アドレスを全く意識することなく、文字の書込み位置を
ＸＹ座標の論理アドレスで指示でき１文字を横向きある
いは縦向きにして直接フレームバッファに展開すること
のできる。改良された表示制御回路を提供しようとする
ものである。

〔問題点を解決するための手段〕

前記目的は、１ワード＝ｎビットのＣＰＵデータと、ビ
ットマツプメモリを構成する１ワード＝ｎビットのフレ
ームバッファデータとのビット対応をシフト処理して、
フレームバッファ１ワード内の任意ビット位置にＣＰＵ
データを対応させるシフト手段と、上記シフト処理によ
って生じるアクセス不要ビットを書込み・読出しマスク
するマスクパターン発生手段と、上記書込みマスクパタ
ーンとシフト処理されたデータとに基づき、フレームバ
ッファへの書込みデータを合成する手段と、上記読出し
マスクパターンとフレームバッファの読出しデータとに
基づき、フレームバッファからの読出しデータを合成す
る手段と、上記各部を制御する制御信号発生手段とを有
する表示制御回路において１表示領域をｎビット×ｎビ
ットの正方ブロックに分割し、このブロックに対応して
いるデータ記憶フレームバッファ（ｎワード）内で正方
ブロックの行方向データを一度にアクセスしてアドレス
変換し、さらには列方向データを一度にアクセスしてア
ドレス変換するアドレス変換手段と、上記アドレス変換
手段との併用により、行方向データを一度にアクセスし
てデータローティトし、さらには列方向データを一度に
アクセスしてデータローティトするデータローティト手
段と。

表示位置のｘＹ座標論理アドレスより該当するフレーム
バッファの正方ブロックアドレスを生成し、さらに行方
向あるいは列方向の隣接ブロックのアドレスを生成する
アドレス生成手段と、上記ＣＰＵがフレームバッファを
アクセスする際は、行方向または列方向を指定し、かつ
上記アドレス生成手段によって生成された該当ブロック
内のアドレス変換手段およびデータローティト手段によ
って定まるワードに対し、データ書込み時は上記書込み
データ合成手段のデータを書込み制御し、データ読出し
時は上記読出しデータ合成手段からのデータを上記シフ
ト手段を通して読出し制御し、さらにデータが隣接ブロ
ックにまたがっている場合は、上記制御に引き続いて、
上記アドレス生成手段によって隣接ブロックのアドレス
を生成し、残りのデータに対し同様な制御を行って、デ
ータ書込み時は残りのデータを書き込み、データ読出し
時は該当ブロックと隣接ブロックとの読出しデータを整
合して、連続データとして読出し制御するデータ書込み
・読出し制御手段とを具備することによって達成される
。

〔作用〕

以上の構成において、アドレス生成手段は、従来ソフト
ウェアで行っていた処理、すなわちＸＹ座標の論理アド
レスで与えられた文字表示位置をフレームバッファの物
理アドレスに展開する処理をハードウェアで行い、ＣＰ
Ｕの負担を軽くすることができる。また、本発明によれ
ば、データが隣接ワードにまたがっている場合、隣接ワ
ードのアドレスをも生成するので、ＣＰＵの１回のアク
セス期間中、制御手段がフレームバッファに対し。

アドレスを切り換えて２回アクセスすれば、当該ＣＰＵ
は、ワード境界を全く意識しなくてよく、ＣＧＲＯＭの
データをフレームバッファに展開するためのソフトウェ
アの簡素化・処理の高速化をはかることができる。さら
に、本発明によれば、アドレス変換手段とデータローテ
ィト手段とを組み合わせることにより、正方ブロック内
で行方向のデータを一度にアクセスするとともに、列方
向のデータをも一度にアクセスすることができる。

すなわち、文字ドツトパターンのビット配列変換処理を
ハードウェア化して行うに際し、従来のように、ビット
配列変換器を経由することなく、直接フレームバッファ
をアクセスすることができ、これまたＣＧＲＯＭのデー
タをフレームバッファに展開するためのソフトウェアの
簡素化・処理の高速化をはかることができる。

以上、要するに、本発明によれば、ＣＰＵは。

フレームバッファの物理アドレスを全く意識することな
く１文字の書込み位置をＸＹ座標の論理アドレスで指示
でき１文字を横向き（行方向）あるいは縦方向（列方向
）にして直接フレームバッファに展開することができる
。

〔実施例〕

以下、本発明を、図面の一実施例にもとづいて説明する
。

初めに、ワードプロセッサ表示装置の全体構成を、第２
図にもとづいて説明すると、同図において、１は表示装
置全体の制御を行う１ワード＝８ビットのＣＰＵ、２は
表示装置が動作するためのプログラムやデータを格納す
るプログラムメモリ、３は第１６図に示すように、予め
定められた一定の方向に文字が向くよう１文字パターン
のデータを格納しであるＣＧＲＯＭ、４は８個のメモリ
デバイスでビットマツプメモリを構成するフレームバッ
ファ、５はフレームバッファ４のデータにしたがってド
ツトを表示するＣＲＴである。６はフレームバッファ４
からＣＲＴ５に表示するデータを読み出すためのアドレ
スや同期信号を発生するＣＲＴコントローラ、７はフレ
ームバッファ４に対し、ＸＹ座標の任意座標点を基点と
して、Ｘ軸方向の８個の連続点を同時アクセス可能とし
、またＹ軸方向の８個の連続点をも同時アクセス可能と
する表示制御回路、８は表示制御回路７を通してフレー
ムバッファ４をアクセスするに際し、ＣＩ’Ｕ１とＣＲ
Ｔコントローラ６とのアクセスを調停するアクセス調停
回路、９は前記各部を接続する内部配線路を示している
。

次に、本発明を最も特徴的に表している表示制御回路（
第２図の符号７）の内部構成について説明すると、第１
図において、セレクタ１０１は、リード／ライト切替信
号２０７により、ライトのときは、システムデータ２０
９を選択し、リードのときは、読出しデータ合成部１０
７の読出し合成データ２１１を選択する回路である。デ
ータローティト部１０２は、Ｘ座標アドレス信号（Ｘ２
〜Ｘｏ）２ｏ４と、Ｙ座標アトＬ／ス信号（Ｙ２〜ＹＯ
）２０３との演算結果の値をシフト量として、セレクタ
１０１からのセレクトデータ２１３をローティトする回
路である。パターン発生部１０３は、フレームバッファ
４のワード内の書込み要領域や書込み不要領域および読
出し要領域や読出し不要領域のパターンを発生する回路
である。

書込み背景データラッチ１０４は、フレームバッファ４
からの読出しデータをラッチする回路である。書込みデ
ータ合成部１０５は、データローティト部１０２のロー
ティトデータ２１５と、書込み背景データラッチ１０４
の書込み背景データ２１７と、パターン発生部１０３の
パターン２１６とを基に、フレームバッファ４への書込
みデータを合成する回路である。バッファＡ１０６は、
書込みデータ合成部１０５の書込み合成データ２２５を
、メモリデータ２２６に出力するバッファである。読出
しデータ合成部１０７は、フレームバッファ４のメモリ
データ２２６と、パターン発生部１０３のパターン２１
６とを基に、ＣＰＵＩあるいはＣＲＴコントローラ６へ
の読出しデータを合成する回路である。バッファ８１０
８は、データローティト部１０２のローティトデータ２
１５を、システムデータ２０９に出力するバッファであ
る。

アドレス発生部１０９は、Ｘ座標アドレス信号（Ｘ８〜
Ｘ３）２０２と、Ｙ座標アドレス信号（Ｙ８〜Ｙ３）２
０１の情報とを基に、フレームバッファ４のメモリアド
レス信号（Ａ１３〜Ａ３）の物理アドレスを発生する回
路であり、またアドレス発生部１０９は、要求信号によ
り、隣接するワードの物理アドレスを発生することも可
能である。アドレス変換部１１０は、Ｘ座標アドレス信
号（Ｘ２〜Ｘ０）２０４と、Ｙ座標アドレス信号（Ｙ２
〜ＹＯ）２０３との情報を基に、フレームバッファ４の
メモリアドレス信号（Ａ２〜ＡＯ）２２７〜２３４を発
生する回路である。制御信号発生部１１１は、上記制御
信号およびフレームバッファ４の制御信号を発生し、ラ
イトの場合は。

フレームバッファ４のワード内の書込み要領域に対し、
Ｃｒ’Ｕ１のソースデータをリードモディファイライト
サイクルで杏き込み、もしソースデータが隣接するワー
ドにまたがっているときは、隣接するワード内に残りの
データを書き込むように制御する。他方、リードの場合
は、フレームバッファ４のワード内から、データをリー
ドサイクルで読み出し、もし読出しデータが隣接するワ
ードにまだかつているときは、隣接するワード内から残
りのデータを読み出し、合成してシステムデータ２０９
へ出力するように制御する。

ここで、表示制御回路７内の個々の構成要素について説
明する。

まず、初めに、第１図に符号１０９で示すアドレス発生
部の内部構成と動作について説明する。

第５図はＸ軸方向３００ドツト、Ｙ軸方向２００ドツト
としたときのＣＲＴ　（第２図の符号５）の画面構成図
であり、このようなドツトを、１ワード＝８ビットとし
て、第６図のごとく、フレームバッファ４の物理アドレ
スに対応させて記憶する。

しかして、上記したごとき対応によれば、Ｙ軸方向は連
続番地となるが、Ｘ軸方向の隣接するワードの物理アド
レスは、２００番地毎の飛び飛びの不連続番地となる。

したがって、これをＸＹ座標の論理アドレスで指示可能
とするためには、Ｘ座標アドレス（ＸＯ−Ｘ８）の値を
２００倍して、これにＹ座標アドレス（ＹＯ−Ｙ８）の
値を加算すればよい、これを、フレームバッファ４のア
ドレスＡ３〜Ａ１３に関して言い替えれば、Ｘ座標論理
アドレス信号（Ｘ８〜Ｘ３）２０２の値を２５倍し、こ
れにＹ座標アドレス信号（Ｙ７〜Ｙ３）２０１の値を加
算して、フレームバッファ４のアドレスＡ３〜Ａ１３に
供給すればよい。次に隣接するワードの物理アドレス発
生について考察すると、Ｙ軸方向の隣接するワードの物
理アドレスは、現在の物理アドレスに対して１加算した
値であり、Ｘ軸方向の隣接するワードの物理アドレスは
、現在の物理アドレスに対して２５加算した値である。

このような条件を満たすハードウェアがアドレス発生部
１０９であり、この内部構成を第３図に示す。

第３図において、加算部３０１は、Ｘ座標アドレス信号
（Ｘ８〜Ｘ３）２０２の値に、もしＸ軸隣接アドレス発
生要求信号２２１が有効であれば、１を加算する回路で
ある。変換テーブル３０２は、第４図に示すように、入
力の２５倍の値を出力する回路である。具体的には、８
ビット以上のアドレス入力端子と、１３ビット以上のデ
ータ出力端子とを有するＲＯＭで構成できる。さらには
、これをＲＡＭで構成して、その出力値をＣＰＵＩから
変更できるならば、Ｘ軸方向３００ドツト、Ｙ軸方向２
００ドツトに限らず、それ以外の領域にも対応可能とな
る。加算器３０３は、変換テーブル３０２の出力値と、
Ｙ座標アドレス信号（Ｙ７〜Ｙ３）２０１の値とを加算
し、もしＹ軸隣接アドレス発生要求償号２２２が有効で
あれば、さらに１を加算する回路である。そして、この
加算器３０３の出力値（メモリ上位アドレス２２４）は
、フレームバッファ４のアドレスＡ３〜Ａ１３に供給さ
れる。

次に、アドレス変換部（第１図の符号１１０）の内部構
成とその動作とを、第５図にもとづいて説明する。

いま、第５図に示すように、Ｘ軸方向の８ビットに対し
、８個のメモリデバイスの個々のデータ端子が割り付け
られ、Ｙ軸方向にメモリデバイスのアドレス端子が割り
付けられているとする。このとき、Ｘ軸方向のデータ列
をアクセスする場合、８個のメモリデバイスに各々のデ
ータ端子が対応しているため、同時アクセスが可能であ
る。しかし、Ｙ軸方向のデータ列をアクセスする場合に
は、同一のメモリデバイスに８個のデータが対応してい
るため、同時アクセスすることはできない。しかし、こ
のＹ軸方向のデータ列に対しても、同時アクセス可能と
するためには、第１５図に示すように、Ｙ軸座標アドレ
スが１増加する毎に、データを１ビットずつローティト
してメモリデバイスに割り付ける対応をとればよい。し
かして、上記のように対応することにより、Ｘ軸方向お
よびＹ軸方向アクセスに対し、同時アクセスされる８ビ
ットが同一のメモリデバイスに集中せず、各々のメモリ
デバイスに１ビットずつ分散して記憶されるため、同時
アクセス可能となる。このようなアドレス変換を行い、
フレームバッファ４のメモリアドレス信号（Ａ２〜ＡＯ
）にアドレスを供給するのがアドレス変換部１１０であ
り、この機能を第７図に、またそのハードウェア構成を
第８図に示す。

アドレス変換部１１０のハードウェア構成を示す第８図
において、アクセス方向切替信号２０６がＸ軸方向の場
合、セレクタ３０７は、Ｙ座標アドレス信号（Ｙ２〜Ｙ
Ｏ）２０３を選択し、これを加算器３０８〜３１５に供
給する。加算器３０８〜３１５は、このとき入力された
値を出力Ａ−Ｈにそのまま出力する。アクセス方向切替
信号２０６がＹ軸方向の場合、セレクタ３０７は、反転
回路３０６を通ったＸ座標アドレス信号（Ｘ２〜Ｘ０）
２０４の反転データを選択し、これを加算器３０８〜３
１５に供給する。加算器Ａ３０８は、このとき入力され
た値に１加算して出力Ａに出力し、同様に、加算器Ｂ５
０９は、２加算して出力Ｂ、加算器Ｃ３１０は、３加算
して出力Ｃ９加算器０３１１は、４加算して出力り、加
算器Ｅ３１２は、５加算して出力Ｅ、加算器Ｆ３１３は
、６加算して出力Ｆ、加算器Ｇ３１４は、７加算して出
力Ｇ、加算器Ｈ３１５は、Ｏ加算して出力Ｈに出力する
。

加算器３０８〜３１５は、３ビットの加算器であり、４
ビット目への桁上げは無視される。

次に、データローティト部（第１図の符号１０２）の内
部構成とその動作とを、第９図にもとづいて説明する。

初めに、書込みの場合について説明すると、既述したＸ
軸方向およびＹ軸方向に同時書込みするためには、上記
のアドレス変換部１１０以外に、ソースデータをローテ
ィトするローテイタが必要である。このローティト量は
、Ｘ軸方向書込みのときは、Ｙ座標アドレス信号（Ｙ２
〜ＹＯ）２０３の値をローティト量として、右ローティ
トさせ、Ｙ軸方向書込みのときは、Ｘ座標アドレス信号
（Ｘ２〜Ｘ０）２０４の値をローティト量として、右ロ
ーティトさせる必要がある。一方、ＸＹ座標の任意座標
点を基点として書込みを行うためには、ソースデータを
フレームバッファのワード境界に合せるためのビットシ
フト処理が必要である。Ｘ軸方向書込みのときは、Ｘ座
標アドレス信号（Ｘ２〜Ｘ０）２０４の値をローティト
量として。

右ローティトさせ、Ｙ軸方向書込みのときは、Ｙ座標ア
ドレス信号（Ｙ２〜ＹＯ）２０３の値をローティト量と
して、右ローティトさせる必要がある。以上の２つのロ
ーティト量を考慮すると、Ｘ軸方向書込みのときと、Ｙ
軸方向書込みのときのソースデータのローティト量は、
共に等しく、Ｘ座標アドレス信号（Ｘ２〜Ｘ０）２０４
の値と、Ｙ座標アドレス信号（Ｙ２〜ＹＯ）２０３の値
との加算値となる。次に、読出しの場合について説明す
ると、読出しデータのローティト量は、書込みのときと
等しいが、ローティト方向は逆となり、左にローティト
する必要がある。したがって、読出し時は、Ｘ座標アド
レス信号（Ｘ２〜Ｘ０）２０４の値と、Ｙｍｇアドレス
信号（Ｙ２〜ＹＯ）２０３の値との加算値の２の補数を
ローティト量として、右ローティトすればよい。このよ
うに。

データのローティトを行うのがデータローティト部１０
２である。

演算回路３１７は、Ｘ座標アドレス信号（Ｘ２〜Ｘ０）
２０４の値と、Ｙ座標アドレス信号（Ｙ２〜ＹＯ）２０
３の値とを加算し、リード／ライト切替借号２０７がラ
イトであれば、この値をそのまま出力し、リードであれ
ば、この値の２の補数を出力する。ローテイタ３１８は
、このローティト量に対して、セレクタ１０１からのセ
レクトデータ２１３を右ローティトする回路である。

次に、パターン発生部第１図の符号１０３の内部構成と
その動作とを、第１０図にもとづいて説明する。

初めに、書込みの場合について説明すると、既述したビ
ットシフト処理にともない、フレームバッファ４のワー
ド内で−１ｖｆ込み要領域と書込み不要領域とが発生す
る。このときの、書込み要領域の書込みを行う方法とし
ては、書込み要領域に対応するメモリデバイスのＷＥ（
ライトイネーブル）のみを有効にする方法と、リードモ
ディファイライトサイクルを用いて、対象となるフレー
ムバッファ４のワードのデータ全てを読み出し、これを
書込み背景データとして、書込み要領域に対応するビッ
トだけをソースデータと置き換えて書込みする方法とが
ある。後者の方法は、ソースデータと書込み背景データ
とのＡＮＤ演算やＯＲ演算等のラスク演算が行える点で
有利であるため、本実施例では、後者の方法を採用して
いる。さて、第１図に符号１０３で示すパターン発生部
のハードウェア構成図である第１０図において、領域レ
ジスト３２１には、ＣＰＵＩによってシステムデータ２
０９を経由して、機能データラッチタイミング信号２０
８でソースデータの書込み要領域の左端のビット位ＭＬ
Ｎと、書込み要領域の右端のビット位置ＲＮとを書き込
んでおく、原パターン発生器３２２は、このＬＮとＲＮ
とを基に、ソースデータに対応して、書込み要領域のビ
ットは１゜書込み不要領域のビットはＯとする原パター
ンを発生する。この原パターンを、ビットシフト処理の
ためのシフトｆｆｌ［Ｘ軸方向書込みのときは、Ｘ座標
アドレス信号（Ｘ２〜Ｘ０）２０４の値、Ｙ軸方向書込
みのときは、Ｙ座標アドレス信号（Ｙ２〜ＹＯ）２０３
の値で、セレクタ３２６によって与えられるコにしたが
ってシフタ３２３でシフトし、ｌＦ込み要領域のビット
以外のビットはＯとして、１５ビットに拡張した原パタ
ーンを発生させる。セレクタ３２４は、パターン選択信
号２１９が該当ワードのパターンを指示しているときは
、シフタ３２３のｄｏ−ｄ７のパターンを選択してロー
テイタ３２５に供給し、またパターン選択信号２１９が
隣接ワードのパターンを指示しているときは、シフタ３
２３のｄ８〜ｄ１５のパターンを選択してローテイタ３
２５に供給する。

ローテイタ３２５は、Ｘ軸方向およびＹ軸方向に同時書
込み可能とするためのローティト量［Ｘ軸方向書込みの
ときは、Ｙ座標アドレス信号（Ｙ２〜ＹＯ）２０３の値
、Ｙ軸方向書込みのときは、ＸＪＩ４ｍアドレス信号（
Ｘ２〜Ｘ０）２０４（７）値で。

セレクタ３２７によって与えられるコにしたがって右ロ
ーティトする。次に、読出しの場合について説明する。

シフタ３２３のシフト量と、ローテイタ３２５のローテ
ィト量とは同一であるが、原パターン発生器３２２は、
リード／ライト切替信号２０７がリードのときは、ＬＮ
とＲＮに関係なく全てのビットを１にして読出しを行う
。ＯＲ回路３２８は、シフタ３２３のｄ８〜ｄｌＳ内に
一つでも１があれば、隣接ワードアクセスを要求する隣
接ワードアクセス要求信号２２０を発生する。

ここで、書込みデータ合成部（第１図の符号１ｏ５）の
内部構成とその動作とを、第１１図にもとづいて説明す
ると、第１１図は書込みデータ合成部１０５のハードウ
ェア構成を示す１ビット当たりの回路である。

第１１図において、ラスタ演算の種類を選択する機能選
択レジスタ３３０には、予めＣＰＵＩによってシステム
データ２０９を経由して、機能データラッチタイミング
信号２０８１’ラスタ演算の種類を書き込んでおく。ラ
スタ演算回路３３１は、データローティト部１０２から
ローティトデータ２１５と、書込み背景データラッチ１
０４からの書込み背景データ２１７とをラスタ演算する
。セレクタ３３２は、パターン発生部１０３からのノ（
ターン２１６が１のときは、ラスタ演算回路３３１の出
力データを選択し、Ｏのときは、書込み背景データ２１
７を選択して出力し、この動作を全てのビットについて
行う。

次に、読出しデータ合成部（第１図の符号１０７）の内
部構成とその動作とを、第１２図にもとづいて説明する
と、第１２図は読出しデータ合成部１０７のハードウェ
ア構成を示す１ビット当たりの回路である。

第１２図において、ＡＮＤ回路３３３は、読出しデータ
ラッチタイミング信号２１２と、パターン発生部１０３
からのパターン２１６との論理積をとり、これにより、
読出し要領域のビットのみをラッチするクロックを発生
する。Ｄ−ＦＦ回路３３４は、ＡＮＤ回路３３３の出力
をクロックとして、フレームバッファ４から読み出され
たメモリデータ２２６をラッチし、この動作を全てのビ
ットについて行う。隣接ワードアクセス要求信号２２０
が無効のときは、該当ワードアクセスのみでデータはそ
ろうが、隣接ワードアクセス要求信号２２０が有効のと
きは、隣接ワードもアクセスして残りのデータを読み出
して合成する。そして。

この読出し合成データ２１１は、第１図に示すように、
セレクタ１０１．データローティト部１０２およびバッ
ファＢ１０８を経由してシステムデータ２０９に出力さ
れる。

第１図において、バッファＡ１０６は、バッファＡアウ
トプットイネーブル信号２１８により。

書込みデータ合成部１０５からの書込み合成データ２２
５をメモリデータ２２６に出力する。また、バッファＢ
１０８は、バッファＢアウトプットイネーブル信号２１
０により、データローティト部１０２からのローティト
データ２１５をシステムデータ２０９に出力する。さら
に、書込み背景データラッチ１０４は、書込み背景デー
タラッチタイミング信号２１４により、リードモディフ
ァイライトサイクルのリードのとき、フレームバッファ
４から読み出されたメモリデータ２２６をラッチする。

またさらに、制御信号発生部１１１は、アクセス要求信
号２ｏ５．アクセス方向切替信号２０６、リード／ライ
ト切替信号２０７．隣接ワードアクセス要求信号２２０
を入力し、バッファＢアウトプットイネーブル信号２１
０．読出しデータラッチタイミング信号２１２．書込み
背景データラッチタイミング信号２１４．バッファＡア
ウトプットイネーブル信号２１８．パターン選択信号２
１９．Ｘ軸隣接アドレス発生要求償号２２１゜Ｙ軸隣接
アドレス発生要求償号２２２を発生し、またフレームバ
ッファ４のアクセスシーケンスのためのメモリ制御信号
２２３［チップイネーブル（ＣＥ）、ライトイネーブル
（ＷＥ）、アウトプットイネーブル（ＯＥ）］を発生す
る回路であり。

書込み時の制御信号の発生タイミングは、第１３図のよ
うになり、読出し時の制御信号の発生タイミングは、第
１４図のようになる。ただし、隣接ワードアクセス要求
信号２２０が無効（＝０）のとき、該当ワードアクセス
のみとなる。

次に、本発明に係る表示制御回路の全体的動作を、以下
の一例をもって説明するものとし、８ビットの全てのデ
ータを、ＸＹ座標（３，２）の点を基点として、Ｘ軸方
向にデータを書き込む場合を考える。そして、これに対
応するアドレス変換部１１０．データローティト部１０
２．パターン発生部１０３の動作を第１７図に示す。初
めに。

ＣＰＵＩは、領域レジスタ３２１にＬＮ＝Ｏ。

ＲＮ＝７を設定するため、システムデータ２０９にＬＮ
、ＲＮの情報を送出し、機能ラッチタイミング信号２０
８を有効にして、領域レジスタ３２１に書き込む。次に
、ＣＰＵＩは、アクセス方向切替信号をＸ軸方向アクセ
スとし、リード／ライト切替信号をライトとし、Ｘ座標
アドレス（Ｘ８〜Ｘ０）＝　（０００００００１１）、
Ｙ座標アドレス（Ｙ７〜ＹＯ）＝　（００００００１０
）として。

システムデータ２０９にソースデータを送出する。

原パターン発生器３２２は、ＬＮ、ＲＮにより全てのビ
ットが書き込み要領域となる。シフト３２３のシフト量
は、Ｘ座標アドレスの下位３ビット（Ｘ２〜Ｘ０）＝（
０１１）であるから３シフトとなる。ローテイタ３２５
のローティト量は、Ｙ座標アドレスの下位３ビット（Ｙ
２〜ＹＯ）＝（０１０）であるから、２０−ティトとな
る。一方、データローティト部１０２のローティト量は
。

Ｘ座標アドレスの下位３ビットとＹ座標アドレスの下位
３ビットとの加算値であるから、５０−ティトとなる。

書込みデータ合成部１０５は、データローティト部１０
２のローティトデータ２１５と、書込み背景データラッ
チ１０４の書込み背景データ２１７と、パターン発生部
１０３のパターン２１６とを基に、データを合成する。

一方、アドレス発生部１０９の出力は、該当ワードアク
セスのときは、Ｘ座標アドレス信号（Ｘ８〜Ｘ３）２０
２＝　（００００００）、Ｙ座標アドレス信号（Ｙ７〜
Ｙ３）２０１＝　（０００００）であるから、該当ワー
ドアクセスのときはＯとなり、隣接ワードアクセスのと
きは、Ｘ軸隣接アドレス発生要求償号２２１が有効とな
るから、２５となり、これがフレームバッファ４のメモ
リアドレス信号（Ａ１３〜Ａ３）２２４に（０００００
０１１００１）として供給される。アドレス変換部１１
０の出力は、第７図の機能通りに、フレームバッファ４
のメモリアドレス信号（Ａ２〜ＡＯ）２２７〜２３４の
各々に２、すなわち（０１０）が供給され。

このデータとアドレスとによって書込み動作を行えば、
第１９図の■■の個所が更新される。また、同様な条件
で読出しを行えば、アドレス発生部１０９．アドレス変
換部１１ｏ、パターン発生部１０３の値は書込みと等し
く、データローティト部１０２のみが左ローティトの動
作となる。

他の例として、今度は、ＬＮ＝Ｏ，ＲＮ＝６として、７
ビットのデータをＸＹ座標（３，２）の点を基点として
、Ｙ軸方向にデータを書き込む場合を考える。そして、
これに対応するアドレス変換部１１０．データローティ
ト部１０２．パターン発生部１０３の動作を第１８図に
示し、第１８図に示すデータとアドレスとによって書込
み約作を行えば、第２０図の一■の個所が更新される。

アドレス変換部１１０のメモリアドレス信号（Ａ２〜Ａ
Ｏ）Ａ２２７には５、すなわち（１０１）が、メモリア
ドレス信号（Ａ２〜ＡＯ）８２２８には６、すなわち（
１１０）が、メモリアドレス信号（Ａ２〜ＡＯ）Ｃ２２
９には７、すなわち（１１１）が、メーＴ−リアドレス
信号（Ａ２〜ＡＯ）Ｄ２３０には０、すなわち（０００
）が、メモリアドレス信号（Ａ２〜ＡＯ）Ｆ２３１には
１、すなわち（００１）が、メモリアドレス信号（Ａ２
〜ＡＯ）Ｆ２３２に４ｔ２．すなわち（０１０）が。

メモリアドレス信号（Ａ２〜ＡＯ）Ｇ２３３には３、す
なわち（０１１）が、メモリアドレス信号（Ａ２〜ＡＯ
）Ｈ２３４には４、すなわち（１００）が供給される。

以上、本実施例によれば、Ｘ軸方向３００ドツト、Ｙ軸
方向２００ドツトに対応するフレームバッファ４に対し
、ＸＹ座標の任意座標点を基点として、Ｘ軸方向の８個
の連続点を同時アクセスでき、Ｙ軸方向の８個の連続点
をも同時アクセスできるので、第１６図に示すように、
予め定められた一定の方向に文字が向くようにデータが
格納さレテいるＣ、ＧＲＯＭ３を使用してフレームバッ
ファ４に文字を書き込むに際し、フレームバッフア４の
物理アドレスを全く意識することなく、文字の書込み位
置をＸＹ座標の論理アドレスで指示でき、文字を横向き
あるいは縦向きにして、直接フレームバッファ４に展開
することができる。

〔発明の効果〕

本発明は以上のごときであり、図示実施例の説明からも
明らかなように、本発明によれば、フレームバッファに
対し、ＸＹ座標の任意座標点を基点として、Ｘ軸方向の
連続点を同時アクセスでき。

Ｙ軸方向の連続点をも同時アクセスできるので、茅め定
められた一定の方向に向けて文字データを格納したＣＧ
ＲＯＭを使用してフレームバッファに文字を書き込むに
際し、フレームバッファの物理アドレスを全く意識する
ことなく１文字の書込み位置をＸＹ座標の論理アドレス
で指示でき、文字を横向きあるいは縦向きにして直接フ
レームバッファに展開することのできる。改良された表
示制御回路を得ることができる。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図は本発明を最も
特徴的に表している表示制御回路（第２図に符号７で示
す）の内部構成図、第２図はワードプロセッサ表示装置
の全体構成を示すブロック図、第３図は第１図に符号１
０９で示すアドレス発生部の内部構成図、第４図は第３
図に符号３０２で示した変換テーブルの入力値に対する
出力値を示す図、第５図はＸ軸方向３００ドツト、Ｙ軸
方向２００ドツトとしたときのＣＲＴ　（第２図に符号
５で示す）の画面構成図、第６図は第２図に符号４で示
したフレームバッファの物理アドレスを示す図、第７図
は第１図に符号１１０で示したアドレス変換部の機能を
示す図、第８図は同上アドレス変換部１１０のハードウ
ェア構成図、第９図は第１図に符号１０２で示すデータ
ローティト部のハードウェア構成図、第１０図はパター
ン発生部１０３（同第１図）のハードウェア構成図、第
１１図は書込みデータ合成部１０５（同第１図）のハー
ドウェア構成を示す１ビット当たりの回路図、第１２図
は読出しデータ合成部１０７（同第１図）のハードウェ
ア構成を示す１ビット当たりの回路図、第１３図は制御
信号発生部１１１（同第１図）の書込み時における制御
信号の発生タイミングを示す図、第１４図は同上制御信
号発生部１１１の読出し時における制御信号の発生タイ
ミングを示す図、第１５図は第２図に符号４で示すフレ
ームバッファのアドレスおよびデータの割付は図、第１
６図はＣＧＲＯＭ３　（同第２図）のデータ格納図、第
１７図は第１図にそ九ぞれ符号１１０．１０２および１
０３で示すアドレス変換部、データローティト部および
パターン発生部の動作の一例を示す図、第１８図は同上
第１７図に示すアドレス変換部１１０．データローティ
ト部１０２およびパターン発生部１０３の異なった動作
例を示す図、第１９図は第１７図のごとき動作時におけ
るフレームバッファ４のデータ更新を示す図、第２０図
は第１８図のごとき動作時におけるフレームバッファ４
のデータ更新を示す図である。１・・・ＣＰＵ、２・・・プログラムメモリ、３・・・
ＣＧＲＯＭ、４・・・フレームバッファ、５・・・ＣＲ
Ｔ、６・・・ＣＲＴコントローラ、７・・・表示制御回
路、８・・・アクセス調停回路、９・・・内部配線路、
１０１・・・セレクタ、１０２・・・データローティト
部、１０３・・・パターン発生部、１０４・・・書込み
背景データラッチ、１０５・・・書込みデータ合成部、
１０６・・・バッファＡ、１０７・・・読出しデータ合
成部、１０８・・・バッファＢ、１０９・・・アドレス
発生部、１１０・・・アドレス変換部、１１１・・・制
御信号発生部、２０１・・・Ｙ座標アドレス信号（Ｙ７
〜Ｙ３）、２０２・・・Ｘ座標アドレス信号（ｘ８〜Ｘ
３）　、２０３・・・Ｙ座標アドレス信号（Ｙ２〜ＹＯ
）、２０４・・・Ｘ座標アドレス信号（Ｘ２〜ＸＯ）、
２０５・・・アクセス要求信号、２０６・・・アクセス
方向切替信号、２０７・・・リード／ライト切替信号、
２０８・・・機能データラッチタイミング信号、２０９
・・・システムデータ、２１０・・・バッファＢアウト
プットイネーブル信号、２１１・・・読出し合成データ
、２１２・・・読出しデータラッチタイミング信号、２
１３・・・セレクトデータ、２１４・・・書込み背景デ
ータラッチタイミング信号、２１５・・・ローティトデ
ータ、２１６・・・パタ−ン、２１７・・・書込み背景
データ、２１８・・・バッファＡアウトプットイネーブ
ル信号、２１９・・・パターン選択信号、２２０・・・
隣接ワードアクセス要求信号、２２１・・・Ｘ軸隣接ア
ドレス発生要求信号、２２２・・・Ｙ軸隣接アドレス発
生要求信号、２２３・・・メモリ制御信号、２２４・・
・メモリアドレス信号（Ａ１３〜Ａ３）、２２５・・・
書込み合成データ、２２６・・・メモリデータ、２２７
・・・メモリアドレス信号（Ａ２〜ＡＯ）Ａ、２２８・
・・メモリアドレス信号（Ａ２〜ＡＯ）８．２２９・・
・メモリアドレス信号（Ａ２〜ＡＯ）Ｃ１２３０・・・
メモリアドレス信号（Ａ２〜ＡＯ）Ｄ、２３１・・・メ
モリアドレス信号（Ａ２〜ＡＯ）Ｅ、２３２・・・メモ
リアドレス信号（Ａ２〜ＡＯ）Ｆ、２３３・・・メモリ
アドレス信号（Ａ２〜ＡＯ）Ｇ、２３４・・・メモリア
ドレス信号（Ａ２〜ＡＯ）Ｈ１３０１・・・加算器、３
０２・・・変換テーブル、３０３・・・加算器、３０６
・・・反転回路、３０７・・・セレクタ、３０８・・・
加算器Ａ。３０９・・・加算器Ｂ、３１０・・・加算器Ｃ，３１１
・・・加算器Ｄ、３１２・・・加算器Ｅ、３１３・・・
加算器Ｆ。３１４・・・加算器Ｇ、３１５・・・加算器Ｈ，３１７
・・・演算回路、３１８・・・ローテイタ、３２１・・
・領域レジスタ、３２２・・・原パターン発生器、３２
３・・・シフタ、３２４・・・セレクタ、３２５・・・
ローテイタ、３２６・・・セレクタ、３２７・・・セレ
クタ、３２８・・・ＯＲ回路、３３０・・・機能選択レ
ジスタ、３３１・・・ラスク演算回路、３３２・・・セ
レクタ、３３３・・・ＡＮＤ回路、３３４・・・Ｄ−Ｆ
Ｆ回路。代理人　弁理士　高橋明夫　７で７人、（、よヵ、□名
）（、／；１．、づ＼ごニー／ ′４２図第４邑庫７国崖ｊ僅ｇ　８　、！＆ｓ＆４ｒＪ　ｆ　ｓＫ’ｌＪＬｇ
４ｋｔ＊ｂ。＄　　１３１！１２２３ｃＥ（Ｔり％７’ｏ→ 不１４−　＠２２３Ｃε（〃ルプロー） ―園吐±４」一対！ぞネ１ｑ図葉　１８　口

Claims

【特許請求の範囲】

１、１ワード＝ｎビットのＣＰＵデータと、ビットマッ
プメモリを構成する１ワード＝ｎビットのフレームバッ
ファデータとのビット対応をシフト処理して、フレーム
バッファ１ワード内の任意ビット位置にＣＰＵデータを
対応させるシフト手段と、上記シフト処理によつて生じ
るアクセス不要ビットを書込み・読出しマスクするマス
クパターン発生手段と、上記書込みマスクパターンとシ
フト処理されたデータとに基づき、フレームバッファへ
の書込みデータを合成する手段と、上記読出しマスクパ
ターンとフレームバッファの読出しデータとに基づき、
フレームバッファからの読出しデータを合成する手段と
、上記各部を制御する制御信号発生手段とを有する表示
制御回路において、表示領域をｎビット×ｎビットの正
方ブロックに分割し、このブロックに対応しているデー
タ記憶フレームバッファ（ｎワード）内で正方ブロック
の行方向データを一度にアクセスしてアドレス変換し、
さらには列方向データを一度にアクセスしてアドレス変
換するアドレス変換手段と、上記アドレス変換手段との
併用により、行方向データを一度にアクセスしてデータ
ローテイトし、さらには列方向データを一度にアクセス
してデータローテイトするデータローテイト手段と、表
示位置のＸＹ座標論理アドレスより該当するフレームバ
ッファの正方ブロックアドレスを生成し、さらに行方向
あるいは列方向の隣接ブロックのアドレスを生成するア
ドレス生成手段と、上記ＣＰＵがフレームバッファをア
クセスする際は、行方向または列方向を指定し、かつ上
記アドレス生成手段によつて生成された該当ブロック内
のアドレス変換手段およびデータローテイト手段によつ
て定まるワードに対し、データ書込み時は上記書込みデ
ータ合成手段のデータを書込み制御し、データ読出し時
は上記読出しデータ合成手段からのデータを上記シフト
手段を通して読出し制御し、さらにデータが隣接ブロッ
クにまたがっている場合は、上記制御に引き続いて、上
記アドレス生成手段によって隣接ブロックのアドレスを
生成し、残りのデータに対し同様な制御を行って、デー
タ書込み時は残りのデータを書き込み、データ読出し時
は該当ブロックと隣接ブロックとの読出しデータを整合
して、連続データとして読出し制御するデータ書込み・
読出し制御手段とを具備することを特徴とする表示制御
回路。