JPS63217719A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期回路に関する。

〔従来の技術〕

位相同期回路（以後ＰＬＬと略すこともある。）は入力
パルス信号と電圧制御発振回路（以下ｖＣＯと呼ぶ）の
出力パルスとの位相を比較し、位相差を検出する位相比
較回路の出力電流をループフィルタに印加し、このルー
プフィルタに生じた電圧を上記電圧制御発振回路に入力
することにより帰還制御を行い、入力パルスと出力パル
スの同期をとるものである。

ループフィルタは応答特性を決定したり、雑音を除去す
る機能をもっている。

ＰＬＬを構成する発振回路はＰＬＬへの入力信号と位相
同期するため、送信された周波数・位相変調信号を受信
側で再生できる。従って、どのような周波数・位相変調
が送信側でされたかを受信側で知ることができ、周波数
・位相復調器として利用できる。

また、フィードバックによる追随性があるためドプラー
効果を持つ信号等のトラッキングに用いられる。又、Ｐ
ＬＬは同期した入力信号以外の信号や雑音はするどく抑
圧する狭帯域選択性がある。

そのため、最近では光通信等で用いられるＰＣＭ通信に
おけるタイミング信号の抽出にも用いられている。以上
述べた以外の分野においてもＰＬＬに広く利用されてい
る。

ＰＬＬの出力信号は周波数リップルを含まないことが望
ましい。この周波数リップルは位相比較器の出力信号レ
ベルにリップル成分が含まれていることに起因する。

従来の位相同期回路で周波数リップルはループフィルタ
を構成する抵抗に並列コンデンサを追加した平滑フィル
タによって減少するようにしている。

このような位相同期回路の１例としては、例えばＩＥＥ
Ｅ　Ｊ、ｏｎ　５ｅｌｅｃｔｅｄ　ｉｎ　Ｃｏｍｍｕｎ
ｉｃａｔｉｏｎｓ、　Ｓ　Ａ　Ｃ−１（１９８３）にお
けるＫｅｌｌｅｒらによる“Ｔｒａｎｓｍｉｓｓｏｉｎ
　Ｄｅｓｉｇｎ　Ｃｒ１ｔｅｒｉａ　ｆｏｒＳｙｎｃｈ
ｒｏｎｏｕｓ　Ｔｏｋｅｎ　Ｒｉｎｇ”と題する文献に
開示されている。

〔発明が解決しようとする問題点〕

上記のような方法はループフィルタにコンデンサを追加
するだけで周波数リップルを減少できる簡単な方法であ
るが、コンデンサを大きくして周波数リップルの低減効
果を増そうとするとループ特性にピーキングが生じて入
力信号のジッタ成分を増幅する。このため、ジッタを抑
えたまま周波数リップルを低減することが困難であった
。

すなわちループフィルタは位相同期回路の個別の用途で
要求される条件例えば、周波数引込み時間を特に短かく
したい、周波数リップルを小さくしたい等でその時定数
を選択することが望ましい。

しかしこの選択された値がジッタの防止や応答性の向上
の点から望ましい値ではなく、結果として十分な特性が
得られなかった。

又、上述の並列コンデンサを用いずに、ループフィルタ
を構成するコンデンサと抵抗との時定数を大きくしても
位相比較回路の出力に含まれるリップルを除去すること
も可能である。しかしながら、この時定数を大きくする
と応答性は悪化する。

又、上述の文献に開示されたＰＬＬにおいては、その発
振回路はｄｕｔｙ比が５０％のパルス信号を発生するよ
う構成されており、その位相比較回路はこの発振信号の
ｄｕｔｙ比が５０％であることを利用して入力信号と発
振信号（即ち、出力信号）との位相差を検出し検出され
た位相差情報を持つパルス（ｐ１）を発生している。従
って、位相差の検出精度はｄｕｔｙ比に影響される。又
、上述の文献の位相比較回路では後で詳述するように２
つの位相検出信号（Ｔｏ、　Ｔｕ）との相互干渉が考慮
されておらず、従って検出した位相差はこの信号間の相
互干渉に影響される。以上のような問題のため、従来の
位相比較回路は高速化が困難であり、従って、高速性が
要求される光通信等の分野で使用されるとき必ずしも十
分なものではなかった。

光通信においては各々がＰＬＬを含む複数個の光伝送モ
ジュールが用いられ、ＰＣＭ変調されたディジタルの光
信号からタイミング信号を発生する。

光ケーブルを介して送伝されてくる信号は高速であり、
又、ジッタを伴っている。

このような用途に用いられる位相同期回路は、信号入力
時には応答を速くして高速に入力信号を引込み、引込後
はＰＬＬの帯域（又は雑音帯域）を小さくして入カシツ
タを抑圧することが必要である。しかし、一般にＰＬＬ
の引込み特性とジッタ抑圧特性は相反する性質をもって
いる。すなわち、高速引込みのためにループフィルタの
時定数を小さくすると、ＰＬＬ帯域は大きくなりジッタ
抑圧特性が劣化する。

この問題に対処するための従来のＰＬＬとしては、特公
昭５９−１２０４９号に記載のように、２つの時定数回
路を設け、入力信号と電圧制御発振器（以下■Ｃｏと略
す）の周波数の差が一定値以上の場合にフィルタの時定
数を短縮するように時定数回路を切り換えるものがあっ
た。また、特開昭５９−２０２７３６号に記載のもので
は、ＰＬＬが同期しているか否かを検出する検出器を位
相比較器の出力側に設け、非同期状態である時にはルー
プフィルタの時定数を小さくするようにしている。

〔発明が解決しようとする問題点〕

前述した特公昭５９−１２０４９号に記載のものでは、
入力信号の周波数とｖＣＯの自走周波数（入力制御電圧
０のときの発振周波数）とが大幅に異なっているときに
始めてループフィルタの時定数を切換えるものであり、
一方、ＪＰ−Ａ−５９−２０２７３６記載のものでは、
ｖＣＯの発振周波数が入力信号に同期していないときに
ループフィルタの時定数を切換えている。これらのいず
れによっても、同期はずれ状態に於る引込み時間は短縮
されるが、ＰＬＬの引込み過程は、ＰＬＬが人力信号の
周波数に同期した後の、入力信号とｖＣＯ出力信号の位
相差が所定値以下に減少する迄の過程をも含むものであ
って、このための所要時間も短いことが望まれる。しか
し、上記の２つの従来技術によると、前者では入力とｖ
ＣＯの周波数差が所定値以下となったときより後の、後
者ではＰＬＬが入力と同期状態となったときより後の引
込み過程では、ジッタ抑圧に適した狭いループ帯域幅に
切換えられていてこのための引込み時間を十分小さくで
きないという問題があった。

本発明の目的は、出力信号に含まれる周波数リップルの
低減、良好な応答性及びジッタ伸性が全て可能な位相同
期回路の提供にある。

本発明の他の目的は、引込み時間を大幅に短縮でき、か
つジッタ抑圧特性のよい位相同期回路を提供するにある
。

本発明の他の目的は発振器の出力信号のデユーティ比や
２つの位相検出信号との相互干渉の影響を受けずに、安
定で、高速な位相比較回路を提供干ることにある。

〔問題点を解決するための手段〕

上記の目的を達成するため、本発明の一側面に依れば、
位相同期回路において平滑フィルタをループフィルタか
ら分離して設はループフィルタにリップルのない電流を
供給するようにした。

〔作用〕

平滑フィルタをループフィルタから分離して設けること
により、平滑フィルタとループフィルタの時定数がそれ
ぞれ独自に設定できる。例えば平滑フィルタの時定数を
極めて小さく設定すると位相同期回路の時定数はループ
フィルタの時定数により決まることとなり、位相同期過
程の時定数をループフィルタの時定数の選択によっての
み設定することも可能となる。このことにより時定数の
設定が容易であるのみならず、その選択精度も向上する
。

以上の点から例えば位相同期回路のジッタの抑制と周波
数リップルの低減を応答性を犠牲にすることなく可能と
することができる。

又、本発明の別の側面に依ればＰＬＬにおいて、周波数
引込みが終ったか否かを検出する周波数引込み検出回路
と、位相差が所定値以下か否かを検出する位相差検出器
と、これらによってＰＬＬが入力信号に同期していてか
つ位相差が所定値以下になっていることが検出された時
にループフィルタの時定数の切り換え信号を出力するモ
ード制御回路を設けた。

上記の構成によると、モード制御回路は、ＰＬＬが同期
する迄の周波数引込み過程を終り、更に位相差が所定値
以下となる位相同期過程のほぼ終了時点までは高速引込
み状態となるようにループフィルタの時定数を小さい値
とするので、ジッタ抑圧状態に切り換わる時点の位相差
は十分小さく、引込みに要する時間を非常に短くできる
。しかも引込後はループフィルタの時定数を大きくし高
ジッタ抑圧が可能なのは従来と同じである。

本発明の更に他の側面に依れば、第１と第２の信号との
位相を比較し、得られた位相差を代表するパルス信号を
出力する位相比較回路は主にフリップフロップ回路で構
成される第１−第４の手段と、第１の信号のレベル変化
点ｔ１と第２の信号の第１−第３のレベル変化点ｔ２−
ｔ４を検出し、論理回路で構成する第５．第６の手段で
該ｔ１とｔ２の時間差と該ｔ３とｔ４の時間差を検出す
る。

この構成により前記第１−第４の手段は信号の各レベル
変化点ｔｔ−ｔ４で変化するよう動作する。それによっ
て、前記第５，６の手段は前記レベル変化点ｔ１．ｔ２
間のパルス信号と前記レベル変化点ｔ３とｔ４間のパル
ス信号を出力するよう動作する。ここで、該第５，６で
発生する出力パルスは前記第２の信号が０′″又は１″
′のタイミングで出力されるので、前記第２の信号のデ
ニーテイ比や、出力パルスの相互干渉で検出した位相信
号は変化しない。

〔実施例〕

以下本発明に依る実施例を図面を参照して説明する。

本発明の平滑フイルタの実施例を第１図により説明する
。スイッチ５ｌ−８３の制御入力はパルス入力端子Ｔｌ
−Ｉ３にそれぞれ接続し、スイッチＳ１は基準電圧−Ｖ
ｒｅｆと抵抗Ｒ１１間に、スイッチＳ２は演算増幅器Ａ
２の出力と抵抗Ｒ２１の間に接続している。スイッチＳ
３は一端を接地しているコンデンサＣ２と演算増幅器Ａ
２の非反転入力端子に接続するとともに、他端を演算増
幅器Ａ１の出力に接続している。演算増幅器Ａ２は反転
入力端子と出力端子を接続しバッファアンプを構成して
いる。以上のスイッチＳ３、コンデンサＣ２、演算増幅
器Ａ２の接続はサンプルホールド回路を構成している。

演算増幅器Ａ１は非反転入力端子を接地するとともに、
出力端子と反転入力端子間にコンデンサＣ１を接続して
いる。更に、Ａ１の反転入力端子には抵抗Ｒ１１とＲ２
１の他端が接続されている。

以上の、演算増幅器Ａ１、コンデンサＣ１、抵抗Ｒ１１
，Ｒ２１の接続はＲ１：Ｌ、Ｒ２１に流れる電流を積分
する積分器を構成している。Ｒ１１゜Ｒ２１は積分器で
積分されるべき電流値を決める。

演算増幅器Ａ３は非反転入力端子を接地するとともに、
出力端子と反転入力端子間に抵抗Ｒ３を接続している。

更に、Ａ３の反転入力端子には一端を基準電圧−Ｖｒｅ
ｆに接続した抵抗Ｒ１２と一端を演算増幅器Ａ２の出力
に接続した抵抗Ｒ２２を接続している。

次に、以上のように接続した本発明の実施例の動作を第
２図に示すタイムチャートを用いて説明する。

第２図に示すタイムチャートは入力パルスＴｌ。

Ｉ２のパルス幅がＴ’　１＝Ｔ’　２からＴ′１〉Ｔ’
　２に変化した時点から示しである。又、サンプリング
パルスＴ３はパルスＴ１とパルスＴ２にオーバーラツプ
しない条件で記述した。

ここで、積分器を構成している演算増幅器Ａ１の出力電
圧ＶＡＩは入力パルスＴ１によりスイッチＳ１が閉じる
とＲ１１に流れる電流工１を積分して増加する。一方、
入力パルスＴ２によりスイッチＳ２が閉じるとＲ２１に
流れる電流工２を積分して、ＶＡＩは減少する。

この結果、入力パルスＴ１、Ｉ２の印加が終った後の積
分器の出力ＶＡＩの電圧は八■だけ増加し、八Ｖは次式
で示された。

この積分結果はスイッチ３、コンデンサＣ２゜演算増幅
器Ａ２で構成されるサンプルホールド回路にサンプルパ
ルスＴ３のタイミングでサンプリングされる。このため
、このタイミングで電流■２はΔＩだけ増加し、Δ■は
次式で示される。

（１）式より、１２が増加するとΔ■は減少する。

したがって、以上の積分動作を繰り返すことにより（１
）式のΔ■が零になるように動作する。

すなわち、第１図に示す実施例の平衡条件は次式となる
。

Ｉ１・Ｔ’１＝Ｉ２・Ｔ’　２　　　　　・・・（３）
次に、演算増幅器３と抵抗Ｒ１２，Ｒ２２゜Ｒ３０の構
成は加算回路である。平衡条件における出力電圧Ｖｏは
Ｒ１１＝Ｒ１２＝Ｒ２１＝Ｒ２２＝Ｒとすると次式で示
される。

Ｖｏ＝　（Ｉ２　　Ｉｆ）　　１Ｒａ。

Ｔ’　　２　　　　　　　Ｒ （４）式から、出力Ｖｏは入力パルスＴ１、Ｔ２のパル
ス幅Ｔ’　　１．Ｔ’　２の差に比例した電圧が得られ
ることが分かる。

又、演算増幅器Ａ１による積分結果をサンプルホールド
するので演算増幅器Ａ２の出力電圧ＶＡ２は第２図に示
すようにリップルは発生しない。

次に、ステップ応答特性について説明する。第１図の閉
ループは式（１）　、　（２）で示されるように比較要
素で構成されるサンプル値制御系である。

したがって、ステップ応答はサンプル回数をｎとすると
次式で示される。

Ｖｏ（ｎ　）”（１−（１−Ｇｔ）”）　・Ｖｏ　　　
　＝・（５）ここで、Ｇｔはループゲインであり、（１
）、　（２）式より次式で示される。

（５）式より、安定条件は ０　＜　Ｇ　ｔ　＜　２　　　　　　　　　　　　　　
・・（７）であり、Ｇｍ＝１のときは１サンプルで応答
する。

Ｇ、は（６）式で示されるようにＣ１とＲ２１で調整で
きるので、高速応答が可能である。

以上のように、本発明の平滑フィルタの実施例によれば
、積分結果をサンプルホールドするので出力電圧にリッ
プルがない。又、積分器で入力パルスＴ１とＴ２どの時
間差検出を行うことにより。

時間差検出を遅れ要素を含まず比例要素のみを含む系で
実現できるのでループゲインを選ぶ（例えば１にする）
ことにより、平滑フィルタを高速応答にできる。更に、
ループの平衡条件を電流・時間積が等しくなるように閉
ループを構成しているので、サンプルホールド回路等の
特性の影響を直接受けずに高精度にできる利点がある。

第３図に本発明の平滑フィルタの実施例を制御する回路
の一例を示す。本回路はＰＬＬの位相比較回路に用いら
れるものであり、入力データＤ１゜Ｄ２の立上りタイミ
ングの時間差を出力パルスＴ１、Ｔ２のパルス幅の差と
して検出するものである。本回路の出力端子Ｔｌ−Ｔ３
は本発明の実施例に示す回路の入力端子Ｔｌ−Ｔ３に接
続する。

本回路はクロックの立上りで動作するフリップフロップ
ＦＦＩ、ＦＦ２とＡＮＤゲートＡＮＤ　１　。

ＡＮＤ２とインバータＩＮＶから成る。ＦＦＩのセット
端子Ｓとデータ端子りは＋５ｖに接続し、クロック入力
端子ＣＫは入力データ端子Ｄ１に接続する。更に、ＦＦ
Ｉのリセット端子ＲはＦＦ２の反転出力端子Ｑに接続し
、ＦＦＩの出力端子Ｑは出力パルス端子Ｔ１とＦＦ２の
データ入力端子りに接続する。

一方、ＦＦ２のセット端子Ｓとリセット端子Ｒは＋５■
に接続し、クロック入力端子ＧＫはインバータＩＮＶを
介してデータ入力端子Ｄ２と接続する。ＡＮＤＩの２つ
の入力端子はそれぞれ、ＦＦ２の出力端子ＱとＦＦ２の
クロック入力端子ＧＫと接続し、ＡＮＤｌの出力はパル
ス出力端子Ｔ２に接続する。更に、ＡＮＤ２の２つの入
力端子はそれぞれ、ＦＦ２の出力端子Ｑとデータ入力端
子Ｄ２に接続し、ＡＮＤ２の出力端子はパルス出力端子
Ｔ３に接続する。

以上のように接続した第３図の回路の動作を第４図のタ
イムチャートを用いて説明する。

第４図で入力データＤ２は連続したクロック信号であり
、入力データＤ１の基本周波数はＤ２の約１７２である
。又、入力データＤ２のｄｕｔｙｓａｔｉｏは５０％で
ある。

まず、ＦＦＩのＱ出力は入力データＤ１の立上りのタイ
ミングでＦＦＩのＤ入力データをセットするので、ｔｚ
　ｌ　′Ｆに立上る。次にＦＦ２のＱ出力は入力データ
Ｄ２の立上りのタイミングでＦＦＩのＱ出力（“１″）
をセットするので、“１”に立上る。ＦＦ２のＱ出力が
“１”にセットされると、ＦＦ２のＱ出力は１１０”と
なり、ＦＦＩをリセットする。したがって、ＦＦ２のＱ
出力が立上るタイミングでＦＦＩのＱ出力は立下る。次
に、ＦＦ２のＱ出力は入力データＤ２の立上りでＦＦＩ
のＱ出力（“０”）をセットするので“Ｌ”に立下る。

以上から、ＦＦＩのＱ出力つまり、出力パルスＴ１のパ
ルス幅は入力データＤ１とＤ２の立上り時間の差ΔＴと
、Ｄ２の周期の１７２との和となる。また、出力パルス
Ｔ２はＦＦ２のＱ出力とＤ２の反転信号との論理積であ
るので、Ｔ２のパルス幅はＤ２の周期の１／２となる。

したがって、Ｔ１とＴ２のパルス幅の差は入力データＤ
１とＤ２の立上り時間の差と等しい。

又、出力パルスＴ３はＦＦ２のＱ出力と入力データＤ２
との論理積をとることによって、第４図に示すように、
出力パルスＴ１とＴ２にオーバーラツプしない波形を得
ることができる。

次に、第５図に示す本発明に用いる平滑フィルタの他の
実施例について説明する。第５図において、第１図に示
す本発明の平滑フィルタの実施例と同様の回路要素は同
一の符号で記述した。第１図と異なる点は積分電流１１
及び工２をカレントミラー回路で発生している点と出力
信号は電流としている点である。

すなわち、Ｎ形ＭＯＳトランジスタＱ１０゜Ｑｌ１、Ｑ
１２のゲートを共通に接続するとともに、ＱＩＯのゲー
トとドレインを接続してカレントミラー回路を構成して
いる。又、Ｐ形ＭＯＳトランジスタＱ２０．Ｑ２１．Ｑ
２２も同様にゲートを共通に接続するとともに、Ｑ２０
のゲートとドレインを接続してカレントミラー回路を構
成している。出力信号は前記Ｑ１２と０２２のドレイン
を接続した点から流れ出す電流である。負荷インピーダ
ンスＺＬはこの出力点に接続する。

又、基準電流源Ｉは第１図の基準電圧Ｖｒｅｆに相当す
るものであり、電源ＶｃｃとＭＯＳトランジスタＱＩＯ
のゲート、ドレインに接続している。

以上の様に接続した本発明に用いた平滑フィルタの本実
施例の動作を以下に説明する。

第５図において、カレントミラー回路を構成しているＭ
ＯＳトランジスタＱＩＯ−０１２のゲート面積は等しく
し、各トランジスタのドレイン電流を等しくした。この
時の電流は基準電流源工によって決まり、１１とした。

又、ＭＯＳトランジスタＱ２０−０２２もゲート面積を
等しくし、各トランジスタのドレイン電流を等しくした
。この時の電流はＭＯＳトランジスタＱ３０のドレイン
電流で決定され、この電流をＴ２とする。

以上のバイアス状態は第１図に示す本発明の平滑フィル
タの実施例と同様である。したがって、第２図に示すタ
イムチャートのパルスを入力した時の動作は第１図の場
合とほぼ同じである。

積分器を構成している演算増幅器Ａ１の出力電圧は入力
パルスＴ１、Ｔ２の印加が終った後、（１）式で示され
る電圧ΔＶだけ増加する。

この電圧はスイッチＳ３、コンデンサＣ２゜ＭＯＳトラ
ンジスタＱ３０で構成されるサンプルホールド回路でサ
ンプリングされる。この結果、トランジスタＱ３０のド
レイン電流が変化し、トランジスタＱ２１の電流Ｉ２も
Δ■だけ増加する。

このΔＩは抵抗Ｒ１に関係し、次式で示される。

（８）式はＲ１をＲ２１と等しく選べば、（２）式と等
しくなり、第１図に示す実施例と等しい動作となる。し
たがって、第５図の実施例の平衡条件は（３）式となる
。

次に、出力電流工。はＴ２と１１の差となり、次式で示
される。

ｌ０＝Ｉ２−１１ これより、出力信号Ｉｏは入力パルスＴｌ。

Ｔ２のパルス幅Ｔ’　１．Ｔ”２の差に比例した電流と
なる。

又、ステップ応答についても第１図に示す実施例と同様
のことが言える。

したがって、本発明に用いた平滑フィルタの他の実施例
においても、平滑フィルタの前の実施例と同様の効果が
ある。

次に、第６図に示す本発明に用いた平滑フィルタの第３
の実施例について説明する。第６図において、第１図及
び第５図に示す本発明の平滑フィルタの実施例と同様の
回路要素は同一符号で記述した。

第５図に示す実施例と異なるのは次の３点である。

（１）第５図の５Ｌ−８３に相当するスイッチはＮ形Ｍ
ＯＳトランジスタＱ４１−Ｑ４３で構成するとともに、
入力端子Ｔ１、Ｔ２に接続したインバータＩＮＶＩ、Ｉ
ＮＶ２で制御しテＱ４１　。

Ｑ４２と逆相で動作するＮ形ＭＯＳトランジスタＱ５１
．Ｑ５２を設けた。これらのトランジスタＱ５１．Ｑ５
２は自己バイアスしたインバータバッファＢＦ２とカレ
ントミラーの出力トランジスタＱｌｌ及びＱ２１のドレ
インの間に接続した。

（２）第５図で積分器を構成した演算増幅器Ａ１はＣＭ
ＯＳインバータバッファＢＦＩで構成した。

（３）サンプルホールド回路の出力電圧を電流に変換す
る回路はＮ形ＭｏＳトランジスタＱ３１゜Ｑ３２から成
る差動対まで構成した。この差動対はＮ形ＭＯＳトラン
ジスタＱＩＯ−Ｑ１３から成るカレントミラー回路の０
１３のドレン電流でバイアスした。差動対の一つの入力
であるＱ３１のゲートはサンプルホールド回路の出力点
であるコンデンサＣ２に接続し、他の入力であるＱ３１
のゲートは■ＣＣとＧＮＤ間に直列接続した抵抗Ｒ４１
，Ｒ４２の中点に接続した。

次に、以上に述べた構成の差によって生ずる動作の差に
ついて説明する。

まず、Ｑ４１．Ｑ４２と逆相で動作するトランジスタＱ
５１．Ｑ５２により、カレントミラー回路の出力トラン
ジスタＱｌ１、Ｑ１２の電流はＱ４１とＱ５１．Ｑ４２
とＱ５２に交互に流れる。

従って、Ｑｌ１、Ｑ１２の電流は入力パルスＴｌ。

Ｔ２によってスイッチングしないため、第５図に示す実
施例よりも高精度の■・Ｔ積が得られる。

積分器を構成する増幅器としてＣＭＯ３のインバータバ
ッファを使用しているため高速動作に適する。また、複
雑な演算増幅器を必要としないため、低電圧電源（例え
ば５Ｖ）で動作できる。

さらに、サンプルホールド回路の出力を差動回路によっ
てＶ／Ｉ変換したので、サンプルホールド回路の出力電
圧がΔＶだけ変化したときのＱ２１の電流の変化Δ■は
次式となる。

ΔＩ　”　ｇ　ｍ・ΔＶ ｚ　Ｋ　１Ｆ］］−・Ａ　Ｖ　　　　　　　−（１ｏ）
ここで、１１３はＱ１３のコレクタ電流、Ｋはトランジ
スタＱ３１．Ｑ３２の寸法によって決まる定数である。

又、ｇ、はＱ３１とＱ３２とで構成される差動対の相互
コンダクタンス（電圧を電流に変換するときの係数）で
ある。

したがって、（６）式に相当するループゲインＧ。

は次式となる。

（１１）式の特性は入力パルスの周波数の設定をかえ、
て入力パルスのパルス幅Ｔ’　　ｌの範囲およびＴ’　
２の幅（固定）が変化したときに有用となる。

つまり、高速応答、回路の安定性のためには、パルスＴ
１、Ｔ２のパルス幅の最大値が変化しても、ループゲイ
ンＧｔ　を約１に保つとともに、積分器の出力電圧の振
幅変化をほぼ一定に保つ必要がある。このため、Ｑｌｌ
の電流■１及びＱ１３の電流１１３が入力パルスＴ２の
時間に反比例の関係にある成る値（即ちに’／Ｔ２で決
まる値、但しに′は定数）に定電流源工の電流を設定す
る。

この結果、ループゲインＧｔの変化はパルス幅Ｔ’　２
の平方に比例し、ループゲインＧｔの変化を抑えること
ができる。又、ＩＩ、Ｉ２積を一定にできるので、積分
器の出力振幅もほぼ一定にできる。

なお、トランジスタＱ３１．Ｑ３２のバイポーラトラン
ジスタを用いれば、（１１）式のループゲインＧ、はＩ
Ｉ３に比例するので、ループゲインＧｔは入力パルスＴ
２の変化に対して一定に制御することができる。

したがって、本発明を用いた平滑フィルタの第３の実施
例においても、第１図に示す本発明の平滑フィルタの実
施例と同様の効果があるとともに、入力パルス幅の最大
値を異なる値に設定しても、積分器で積分されるべき電
流値の設定を変えるだけで、高速で安定な平滑フィルタ
が得られる。又、演算増幅器等の複雑な回路を用いない
ので、低電圧電源動作に適するとともに、ＬＳＩ化し易
い効果がある。

次に、平滑フィルタとループフィルタを分離した本発明
の実施例を第７図により説明する。第７図において、位
相比較器ＰＤは例えば第３図に示す回路で構成し、入力
Ｄｉ、Ｄ２の位相差を検出し、パルスＴ１、Ｔ２のパル
ス幅の差として出力する。このとき、パルスＴ１、Ｔ２
にオーバーラツプしないパルスＴ３も出力する。

平滑フィルタＴＩは例えば第６図に示す回路であり、Ｔ
ｌ−Ｔ３のパルスを入力として動作し、Ｔ’　１．Ｔ’
　２の時間差に比例した電流を出力する。

平滑フィルタＴＩの出力とグランド間に直列に接続した
コンデンサＣＦと抵抗ＲＦはループフィルタを構成する
。

電圧制御発振器■ＣＯはループフィルタの電圧によって
制御される発振器である。ｖＣＯの出力ｉｏは位相比較
器ＰＤの入力Ｄ２に接続する。又、ＰＤの他の入力Ｄ１
には入力信号ｆｉに接続する。

以上の様に構成した位相同期回路は入力周波数ｆｉと出
力周波数ｆｏの周波数及び位相が一致するように動作す
る。ここで、平滑フィルタＴＩは高速応答で、出力にリ
ップルがないため、出力周波数ｆＯにもリップルがない
とともに、平滑フィルタによってループ特性が変化しな
いため、ジッタの増加はなく、高精度で安定したＰＬＬ
が実現される。

したがって、実施例によればジッタを増加しないので、
周波数リップルを低減できる効果がある。

尚上記実施例では電圧制御発振器ｖＣＯの出力ｆｏが直
接位相比較器ＰＤに入力されている。しかしカウンタＣ
０ＵＮを介して位相比較器ＰＤに入力しても同様の効果
がある。カウンタＣ０ＵＮは分周機能を有するものであ
り、分周機能を有する回路を入れることにより入力パル
スｆｉに対し出力パルスｆＯの周波数が分周した比に対
応して高くなる。

上述の実施例によれば勝れた特性の位相同期間路を提供
できる。具体的には例えば平滑フィルタをループフィル
タと分離して構成できるので、ジッタを抑えたまま周波
数リップルを低減できる効果がある。

第１図、第５図、第６図の回路は平滑フィルタであると
して説明してきたが、これらの回路を、第１のパルス信
号列に含まれる。第１のパルスと別のパルス信号列に含
まれる第２のパルスであって、互に時間的に重なりあう
ことなしに時系列的にあらゆる前記第１のパルスと第２
のパルスとのパルス幅の差を検出する時間差検出回路と
見なすことができる。上記第１のパルス信号列は例えば
第２図で示した入力パルスＴ１であり、上記第２のパル
ス信号列は同じく入力パルスＴ２である。

この時間差検出回路によれば、積分器の出力をサンプリ
ングするのでリップルのない出力電圧を得られる効果が
ある。又、積分器でパルスの平均化を行なうことにより
、平均化を比例要素の系で行うので高速応答に適する効
果がある。更に、第１゜５．６図の実施例ではループの
平衡条件を電流・時間積が等しくなるように構成してい
るので、サンプルホールド回路の特性の影響を受けずに
高精度で時間差検出できる効果がある。

第３図に示した位相比較回路はその取り扱う信号の周波
数が比較的低い場合には問題はないが高周波の信号を扱
う場合は問題が生ずる。第１０゜１２．１４図に示した
本発明による位相比較回路は高周波動作に適したもので
ある。これらの図で示した本発明の詳細な説明の前に第
８，９図を参照して従来の位相比較回路について説明す
る。

なお、第８図に示した回路は第３図のそれと実質的に同
じものであり、最初に記したＩＥＥＥ、　５ＡＣ−ＩＮ
ｎ５　（１９８３）ＰＰ７２３−７３３に開示されたも
のと類似のものである。

従来の位相比較回路は第８図に示すように、フリップフ
ロップ回路１５０，２５０と２人力ＯＲ回路３５０から
成っており、第９図のように動作する。第１の信号１０
０及び第２の信号２００を第９図のように仮定すると、
第１の出力信号１６０は信号１００の立上りで“１″と
なり、第２の出力信号２６０は信号１６０がＩｔ　Ｉ　
ＩＩになっている間に信号２００の立上りで“１”とな
る。信号２６０が“１”となるとフリップフロップ回路
１５０はクリヤされ、信号１６０はＩＩ　ＯＩＩとなる
。

フリップフロップ回路２５０は信号１６０，２００が共
に、ｌ／　Ｏ＃のときにクリヤされてＩｔ　ＯＩＩとな
る。

以上の結果、信号１６０のパルス幅Ｔｕは信号２００　
＞＜　”　ｏ　”となっている時間をＴＬ、位相差をΔ
Ｔとすると次式で示される。

Ｔｕ＝ＴＬ−ΔＴ　　　　　　　　　　・・・（１）一
方、信号２６０のパルス幅ＴＤは信号２００が１”とな
る時間Ｔｏと等しい。このため、パルス幅ＴＤとＴｕの
差は次式となる。

Ｔｏ−Ｔυ＝ΔＴ＋ＴＨ−Ｔｔ、　　　　　・・・（２
）（２）式から、パルス幅ＴＤとＴｕの差は位相差式Ｔ
と時間差Ｔ　Ｈ−Ｔ　Ｌの和で示される。ここで、時間
差Ｔｏ−ＴＬは信号２００のデユーティ比で変化し、デ
ユーティ比が５０％のとき零となる。このため、位相差
式Ｔはパルス幅Ｔｏ、Ｔｕの差により求めることができ
るが、信号２００のデユーティ比の影響を受ける。

また、図から、第１の出力信号１６０の立下りと該第２
の出力信号２６０の立上りのタイミングは等しい。この
ため、高速化すると信号１６０と２６０は相互に干渉し
、パルス幅ＴＯ，ＴＤが変化する。

このように、従来技術の位相比較回路は第２の入力信号
のデユーティ比や、第１．第２の出力信号の相互干渉に
ついて配慮がされていないため、検出した位相差信号は
これらの影響を受ける問題があり、位相比較回路の高速
化は困難であった。

以下、本発明の一実施例を第１０図、第１１図により説
明する。

本実施例は第１０図に示すように、第１の信号１００の
レベル変化点ｔｚを検出する手段１０、第２の信号２０
０の第１−第３の変化点ｔ２−ｔａを検出する回路２０
，３０，４０、変化点ｔ１とｔ２の時間差を検出する回
路５０、該変化点ｔ３とｔ４の時間差を検出する回路６
０から成り、手段１０−６０はフリップフロップ１１，
２１゜３１．４１、インバータ２２，４２．２人カＡＮ
Ｄゲート５１．６１で構成し、第１１図に示すように動
作する。ＡＮＤゲート５１，６１の出力５１ｏ。

６１０からの信号Ｔ１、Ｔ２は第１−７図に示した入力
パルスＴ１、Ｔ３として使用できるものであり、同じ符
号を用いた。又、第１０図の７１０は回路２０及び３ｏ
に接続されてレベル変化点ｔ２とｔ３どの時間差を検出
する回路であり、２人力ＡＮＤゲート７１で構成される
。ＡＮＤゲート７１の出ロア１０からの信号は第１図−
第７図に示した制御パルスＴ３として用いることができ
るものであり、同じ名称を用いた。

なお、各フリップフロップ回路はＴ入力端子の立上りの
タイミングでＤ入力の状態をＱ出力にセットするよう動
作する。また、ＣＬ入カ端子がＩＩ　Ｏ７７のときＱ出
力は′０″となり、Ｑ出力とて出力は常に反転状態とな
る。

フリップフロップ１１のＱ出力１１０は信号１００の立
上りでＩｔ　Ｉ　ＩＩとなり、第１の信号のしく４５） ベル変化点ｔ１を検出する。

フリップフロップ２１．４１のＴ入力端子は、それぞれ
インバータ２２．４２を介して信号２００と接続してい
る。このため、フリップフロップ２１．４１は信号２０
０の立下りで動作する。

フリップフロップ２１のＤ入力端子にはＱ出力信号１１
０が入力されるので、Ｑ出力２１０はレベル変化点ｔ１
の後の該信号２００の立下りで１″′となり、第２の信
号の第１のレベル変化点ｔ２を検出する。

フリップフロップ３１のＤ入力端子にはＱ出力２１０が
入力されるので、Ｑ出力３１０は信号２００の立上りで
“１”となり、第２の信号の第２のレベル変化点ｔ３を
検出する。

さらに、フリップフロップ４１のＤ入力端子にはＱ出力
３１０が入力されるので、Ｑ出力４１０は信号２００の
立下りで“１″となり、第２の信号の第３のレベル変化
点ｔ４を検出する。

一方、フリップフロップ１１のＱ出力１１０はフリップ
フロップ２１の−φ−出力が１７０１＋でリセットされ
るので、Ｑ出力２１０が１′″のとき、Ｑ出力１１０は
“Ｏ”となる。以後、信号２００のレベル変化点でフリ
ップフロップ２１，３１゜４１のＱ出力２１０，３１０
，４．１０は順に／／　ＯＪ＃となる。即ち、出力２１
０は信号２００の立ち下りｔ４で、出力３１０は信号２
００の立ち上りｔ５で、出力４１０は信号２００の立ち
下りｔ６でそれぞれ“ＯＩ＋となる。

２人力ＡＮＤゲート５１の出力５１０はフリップフロッ
プ１１のＱ出力１１０が“１”でかつ、フリップフロッ
プ２１のて出力が１のとき（即ち）Ｑ出力２１０が“Ｏ
”のとき）１１１＋１となり、２人力ＡＮＤ回路６１の
出力６１０は該フリップフロップ３１のＱ出力３１０が
′１”でかつ、該フリップフロップ４１のＱ出力４１０
が０”のときに１１１”となる。

すなわち、出力５１０のパルス幅はレベル変化点ｔ１と
ｔ２の時間差となり、出力６１０のパルス幅はレベル変
化点ｔ３とｔ４との時間差となる。

したがって、出力５１０のパルス幅Ｔｕは信号２００の
１”の期間ＴＨと位相差ΔＴとの差となり、次式で示さ
れる。

Ｔ　ｕ　＝　Ｔ　Ｒ−ΔＴ　　　　　　　　　　　・・
・（４）一方、出力６１０のパルス幅Ｔｏは期間ＴＨと
等しく、次式となる。

Ｔｏ＝ＴＨ・・・（５） （４）、　（５）式から、位相差ΔＴは次式となる。

ΔＴ＝Ｔｏ−Ｔｕ　　　　　　　　　　　　・・・（６
）（６）式より、信号２００のデユーティ比によってＴ
ｏが変化しても、位相差ΔＴは信号５１０゜６１０のパ
ルス幅の差Ｔ　ｎ　−Ｔ　ｕで安定に検出することがで
きる。また、該出力５１０と６１０の変化点は同一タイ
ミングでないため、信号の相互干渉の影響がない。

さらに、信号１００のレベル変化点ｔｚ及び信号２００
の第１−第３のレベル変化点ｔｘ−ｔａは同種類のフリ
ップフロップ回路１１，２１，３１゜４１で検出できる
ので、各変化点の検出タイミングは同一の遅れとなり、
信号５１０，６１０のパルス幅Ｔｏはフリップフロップ
の動作遅れの影響を受けない。

以上のように、本実施例によれば、第２の入力信号のデ
ユーティ比や出力信号の相互干渉によって、検出位相差
が変化しないため、誤差の小さな位相比較回路を実現で
きる。

更に、検出された位相差はフリップフロップ回路の動作
遅れに依存しないため、高速動作の位相比較回路を実現
できる効果がある。

２人力Ａ、　Ｎ　Ｄゲート７１の出カフ１０はフリップ
フロップ２１のＱ出力２１０が“１”でかつ、フリップ
フロップ３１のＱ出力が０′″　（即ち、Ｑ−出力が１
）のときｕ　１　ｕとなる。即ち、出カフ１０はレベル
変化点ｔ２とｔ８との間″１”となり、第１．５−７図
の実施例のスイッチＳ３を駆動するのに用いられる。第
３図の位相比較回路を用いて平滑フィルタを駆動する場
合は各スイッチＳＬ、Ｓ２．Ｓ３はパルスＴ１、Ｔ２．
Ｔ３でそれぞれ駆動されてＳ１→Ｓ２→Ｓ３の順に動作
し、積分回路への充電→積分回路からの放電→サンプル
ホールドという１サイクルを繰返した。第１０図の位相
比較回路出力で駆動する場合は、各スイッチはＳ２→Ｓ
１→Ｓ３の順序で駆動され、従って平滑回路は積分回路
からの放電→積分回路への充電→サンプルホールドとい
う順序で１サイクルを終えると考えることができる。

次に、本発明の他の実施例を第１２図、第１３図により
説明する。

本実施例は第２の入力信号２００の第１のレベル変化点
を検出する回路２０′と信号２００の第３のレベル変化
点を検出する回路４０′の構成が第１０図に示す本発明
の一実施例と異なる。なお、第１０図と同一機能の要素
は同一符号で示した。

手段２０’のフリップフロップ回路２１のＤ入力２４０
はフリップフロップ回路１１のＱ出力１１０と第１の入
力信号１００を２人力ＯＲ回路２４を介して接続する。

更に、フリップフロップ２１のＣＬ入力２６０は入力信
号１００をインバータ回路２５を介した信号と、フリッ
プフロップ３１のＱ出力３１０を２人力ＮＡＮＤ回路２
６を介して接続する。また、フリップフロップ２１と４
１ので出力に相当する信号はフリップフロップ２１と４
１のＱ出力インバータ回路２３．４３を介してそれぞれ
出力する。

以上のように構成した本発明の他の実施例の動作を第１
３図の動作タイミング図で説明する。

第１３図において、第１の入力信号１００と第２の入力
信号２００の位相差はΔＴとし、フリップフロップ１１
，２１，３１．４１の遅延時間はｔｄとした。

手段２０’のＤ入力２４０は第１の信号１００とＱ出力
１１０の論理和であり、第１３図の条件では第１の信号
１００と等しい信号となる。また、フリップフロップ２
１のτ■入力２６０は第１の信号１００の反転信号とＱ
出力３１０の論理積の反転信号である。このため、第１
の信号１００が、１１１”のときＣＬ入力２６０は“ｌ
”となり、フリップフロップ２１はクリアされない。

フリップフロップ２１は第２の信号２００の立下りのタ
イミングで動作するので、フリップフロツブ２１のＱ出
力２１０は第１の信号１００が“１′″となり、かつ第
２の信号が立下がった時刻のｔｄ後に“１″に反転する
。これより、回路２０’は第２の信号２００の第１のレ
ベル変化点を検出できる。

第１の信号１００のレベル変化点を検出する回路１０と
第２の信号２００の第２，３のレベル変化点を検出する
回路３０．４０の動作は基本的に第１２図に示す本発明
の実施例と等しい。

つまり、回路１０のＱ出力１１０は第１の信号１００の
立上り時刻ｔｄ後にＬＬ　Ｉ　ＩＩに反転し、フリップ
フロップ２１のす出力が１１０１１（即ちＱ出力２１０
が“１”）になるとｔｄ後にｔｌ　Ｏ１１となる。

回路２０’のＱ出力２１０は第２の信号が立下がったｔ
ｄ後に１”になった後、該Ｕ入力２６０が１１０”にな
るとｔｄ後に“０”となる。

回路３０のＱ出力３１０はＱ出力２１０が１１”または
１′０”となり、かつ第２の信号２００が立上った時刻
のｔｄ後に“１″′または“Ｏ”に反転し、回路４０’
（７）Ｑ出力４１０はＱ出力３１０が１１１”または“
０”となり、かつ第２の信号が立下がった時刻のｔｄ後
に１１１”または“Ｏ”に反転する。

以上のように、回路１０−４０は第１の信号のレベル変
化点、第２の信号の第１−第３のレベル変化点をフリッ
プフロップ回路の動作遅延時間ｔｄ後に検出できるので
、本実施例においても第１２図に示す実施例と同様の効
果がある。

さらに、本実施例においては、第１の信号１００の立上
りと第２の信号２００の立下りタイミングをフリップフ
ロップで直接比較する方式なので、上記タイミングが等
しい位相の±πの近傍においても正しく位相差を検出で
きる効果がある。

なお、第１２図の実施例で、第１の信号１００が′１″
となる期間が短いと、この期間に第２の信号２００の立
下りタイミングがない場合が生ずる。このとき、回路１
０は動作するが、他の回路は動作しないため、誤動作が
起きる。ＯＲゲート２４はこの誤動作を防止するもので
あり、回路１０が動作したら必ず回路２０が動作するよ
う、Ｑ出力信号１１０をＯＲゲート２４を介して、フリ
ップフロップ２１のＤ入力に供給した。

次に本発明の第３の実施例を第１４図、第１５図により
説明する。

本実施例の構成は第２の信号の第１のレベル変化点を検
出する回路２０″が第３のレベル変化点を検出する回路
も兼ね備えている点が第１０図の本発明の実施例と異な
る。なお、第１０図と同一機能の要素は同一符号で示し
た。

本実施例の動作を第１５図により説明する。第１５図は
第１０図の信号１００が第２の信号２００に対して八Ｔ
だけ遅れた条件で示した。

回路１０のＱ出力１１０は第１の信号１００の立上りで
“１″に反転し、回路３０のＱ出力３１０がＩＩ　１　
ｊｌになると、“Ｏ”に反転する。回路２０″のＱ出力
２１０はＱ出力１１０が１”でかつ第２の信号の立下り
のとき“１″に反転し、第２の信号の次の立下りのとき
０″′に反転する。さらに、回路３０のＱ出力３１０は
Ｑ出力２１０が１１１１１でかつ第２の信号の立上りの
とき“１″に反転し、Ｑ出力２１０が“Ｏ”のときクリ
アされ、“Ｏ”となる。

以上のように、回路１０は第１の信号のレベル変化点を
検出し、回路２０″は第１の信号のレベル変化点後の第
２の信号の第１及び第３のレベル変化点を検出し、回路
３０は第２信号の第２のレベル変化点を検出できる。

このため、本発明の第２の実施例においても、第１図に
示す本発明の実施例と同様の効果がある。

上記の実施例によれば入力信号のデユーティ比や、出力
信号の相互干渉によって、検出位相が変化しないため、
誤差が小さく、安定な位相比較回路を実現できるととも
に、検出位相はフリップフロップ回路の動作遅れに影響
されないので高速動作の位相比較回路を実現できる効果
がある。

次に、本発明による、周波数引込検出回路、位相差検出
回路及びモード制御回路を備えたＰＬＬの一実施例につ
いて、図面を参照して説明する。

第１６図において、位相比較器８０は入力信号ｆｌと出
力信号ｆｏを入力とし、位相差信号８１゜８２を出力す
る。位相差信号８１は変換利得Ｇ　１　。

Ｇ　２　　（Ｇ　ｘ　＞　０２　）を持ち動作モード信
号６０１によって制御できる。即ち、引き込み時はＧ１
を選択し、引き込み完了後のジッタ抑制時にはＧ２を選
択する。位相差信号８１は抵抗Ｒ４を介してループフィ
ルタ８３へ入力される。ループフィルタ８３はコンデン
サＣと抵抗Ｒ２，Ｒ３で構成され、抵抗Ｒ３は動作モー
ド信号６０１で制御されるスイッチＳＷＩでショートで
きる。ｖＣＯ３００はループフィルタの出力信号２０１
に応じた周波数信号ｉｏを出力する。周波数引込み検出
回路４００は位相差信号８２がある一定値以下となる状
態がある一定期間経続したときに周波数を引込んだと判
定し、周波数引込み信号４０１を１にする。フィルタ電
流検出回路５００は抵抗Ｒ４の両端電圧を入力として位
相差を検出するもので、この両端電圧の絶対値がある一
定値以下になったときにフィルタ電流検出信号５０１を
１にする。モード制御回路６００は周波数引込み信号４
０１とフィル夕電流検出信号５０１の論理積をアンドゲ
ート６１０でとり、モード切換信号６０１を出力する。

以上の各構成要素の詳細を次に説明する。第１７図は位
相比較器８０の実施例を示すもので、第１８図はその動
作のタイミングチャートである。

第１７図において、破線で囲まれた部分Ａは第３図で説
明したものと同一の位相比較回路であり。

破線で囲まれて、パルスＴ１、Ｔ２のパルス幅の差を代
表する電流に変換する回路部Ｂを制御するものであるが
、その詳細な説明は省略する。

ｖＣＯの出力信号ｆｏは連続したクロック信号であり、
（デユーティ５０％）、入力信号ｆｌの基本周波数の２
倍の周波数である。

入力信号ｆ１と出力信号ｆｏの立上りタイミングの差Δ
Ｔは、パルス信号Ｔ１、Ｔ２のパルス幅の差（Δψ＋π
）−τ＝ΔＴで与えられる。サンプルパルスＴ３はパル
ス信号Ｔ１、Ｔ２にオーバラップしない波形が得られる
。

第１７図においては、部分Ａの位相比較回路として第３
図の回路を用いて示したが、第１０゜１２ｏｒ１４図の
回路が使えることは云うまでもなく、又、これら第１０
．１２．１４図の回路を用いることによりＰＬＬの高速
化が達成できることは前述したとおりである。

次に、上記のパルス信号Ｔ１、Ｔ２のパルス幅の差を電
流に変換する破線で囲まれた部分Ｂ及びＣについて述べ
る。

部分Ｂは第５図で示した平滑フィルタと、その積分器−
これは演算増幅器Ａ１と、Ａ１の非反転入力とグランド
間に接続された電源Ｖａと、Ａ１の出力と反転入力との
間に接続されたコンデンサＣ１とで構成されているーを
除き同一である。第１７図においてはこの積分器は反転
アンプＡＭＰとその入出力間に接続されたコンデンサ０
１′で構成している。これ以上の詳細な部分Ｂの説明は
省略する。

部分Ｃは動作モード信号８４で制御されて、位相差信号
８１の変換利得を０１と６２との間で切り換えるための
回路である。ＰＭＯＳトランジスタＱ１１４．Ｑ−１１
５はそのゲートをＰＭｏＳトランジスタＱ２０のゲート
と共通に接続されている。ＮＭＯＳトランジスタＱ１０
３．Ｑ１０２のゲートはＮＭｏ５トランジスタＱＩＯの
ゲートと共通に接続されている。Ｑ１１４とＱ１０３の
ドレイン同志は接続されており、Ｑ１１５とＱ１０２の
ドレイン同志も又接続されており、スイッチ１０４は動
作モード制御信号８４で制御されるスイッチでＱ１１４
とＱ１０３のドレインの接続点とＱ１１５とＱ１０２の
ドレインの接続点との間に接続されている。Ｑ１１５と
０１０２のドレインの接続点から位相差信号８１が出力
される。

さて、カレントミラーを構成するトランジスタＱＩＯ−
Ｑ１２．Ｑ１０２．Ｑ１０３のゲート面積は、トランジ
スタＱ１０３が他のに倍で、他は全て等しくし、一方カ
レントミラーを構成するトランジスタＱ２０−Ｑ２２．
Ｑ１１４．Ｑ１１５のゲート面積は、トランジスタＱ１
１４が他のに倍で、他は全て等しいとする。ここで、パ
ルスＴ１が１のときはアナログスイッチＳ１が閉じられ
、積分器を構成している反転アンプＡＭＰの出力ｖ１は
上昇し、パルスＴ２が１のときはスイッチＳ２が閉じる
ので出力ｖ１は下がる。この結果、反転アンプＢＦＩの
出力ｖ１の変化公式ｖ１は次式となる。

ここで、τ＋ΔＴ、τは前述したパルス信号Ｔ１、Ｔ２
のパルス幅であり、Ｉｔ、Ｉ２は各カレントミラー回路
の電流、Ｃ１はコンデンサＣ１の容量である。このΔｖ
１はスイッチＳ３とコンデンサＣ２で構成されるサンプ
ルホールド回路に於て、サンプルパルスＴ３でサンプリ
ングされホールドされる。この結果、第１８図ｖ２に示
すようにリップルが除去される。サンプルホールド回路
の出力ｖ２は、トランジスタＱ３０と抵抗Ｒ１で構成さ
れるＶ／Ｉ変換回路で電流■２に変換される。この結果
、Δｖ１が増加するとＶ２．従って工２が増加し、工２
が増加すると（１）式からΔｖ１は減少する。この結果
、パルス信号Ｔ１、Ｔ２による積分動作が繰り返される
と（１）式のΔ■１が零になるよう動作し、平衡条件は
次式となる。

Ｔ’　１．Ｔ’　２．Ｉ２　　　　　　　　　・・・（
２）ここで、Ｔ’　　１．Ｔ’　２はパルスＴ１、Ｔ２
のパルス幅であり、それぞれτ十ΔＴ、τに等しい。

これより、スイッチ５１０４が開いているときの位相差
信号８１の電流及び位相差信号８２の電流Ｉ２　　（Ｏ
ＦＦ）は次式で示される。

・・・（３） 又、スイッチ５１０４が閉じた時の位相差信号１０１の
電流Ｉｚ（ＯＮ）は次式となる。

（３）　、　（４）式より明らかなように、位相差信号
８１．８２はパルス信号Ｔ１、Ｔ２のパルス幅の差ΔＴ
に比例した電流となって信号ｆ１とｆｏの位相を検出で
きる。更に、動作モード信号８４によるスイッチ５１０
４のオンオフによって信号８１のレベル、すなわちこの
信号の変換利得が変化する。

第１９図は周波数引込み検出回路８６の実施例を示すも
ので、第２０図はその動作タイミングチャートである。

これらの図の於て、位相差信号８２（電流）は信号ｆｔ
とｆｏの位相差ΔＴに比例するので、抵抗４２１と４２
２の接続点の電圧Ｖφもこの位相差に比例する。コンパ
レータ４３０の出力ＣＭＰＩはＶφが基準電圧Ｖ　ｒ　
１よりも大きい時に１となり、コンパレータ４４０の出
力ＣＭＰ２はＶφが基準電圧Ｖｒ２よりも小さい時に１
となる。

ノアゲート４５０の出力ττはＣＭＰＩ又はＣＭＰ２が
１のときＯとなり、カウンタ４７０をリセットする。カ
ウンタ４７０はτ［が１でｎビットの出力Ｑｎが０のと
き、出力信号ｆｏのパルスをカウントし、Ｑｎが１にな
るとカウントを停止する。

したがって、カウンタ４７０の計数値ＮはＣＬが１のと
き時間とともに増加し、ＣＬがＯになると０となる。Ｃ
Ｌが１となる期間がカウンタの計数値が２ｎになるまで
継続するとＱｎは１となり、カウンタの計数を停止する
。ところで、周波数引込み過程では３τか１となるまで
の期間が短く、引込み後は１を継続する。したがって、
カウンタ４７０の計数値が２ｎになるまでの期間を、周
波数引込み過程でτ■が１となるまでの期間以上に選べ
ば、カウンタ４７０の出力Ｑｎで周波数引込みを検出で
きる。

以上の様に構成した第１６図の実施例の動作を第２１図
に示す動作波形により説明する。同図は引き込み同期過
程における信号ｆ＋　と信号ｆｏの位相差Δでの変化及
びこの時の各信号を示したものである。ＰＬＬは位相差
が一π〜＋πの間を繰り返し変化する周波数引込み過程
と、位相差が−πからほぼＯに整定する位相同期過程を
経過して入力信号を取込む。この同期過程における周波
数引込み信号４０１は、位相差ΔＴが周波数引込検出位
置以下になった状態が時間μの間経続した時刻ｔ２に１
になる。ここで、時間μは入出力信号のビート周波数の
周期以上の値で第１９図で説明したものである。

フィルタ電流検出信号５０１は、第２１図の位相差Δで
（相当の電流）が同図のフィルタ電流検出等価位相以下
となったとき１となる。ここで検出するフィルタ電流の
値は安定に検出できる範囲で小さいほどよい。

モード制御信号６０１は、周波数引込信号４０１とフィ
ルタ電流検出信号５０１の論理積であり周波数を引込み
、かつフィルタ電流が十分小さい値になった時点で１と
なる。このモード制御信号６０１が１になると、位相比
較器８ｏの位相信号出力８１の変換利得を下げるととも
に、ループフィルタ８３のスイッチＳＷ１を閉じ、高速
引込状態から高ジッタ抑圧状態に切り換える。

以上のように、動作モードはフィルタ電流が微小値の点
で切り換えられるので、位相比較器８０の変換利得やル
ープフィルタの抵抗値を切り換えてもＶＣ○３００の入
力信号の変化がなく、これに大きな外乱を与えることが
ないから、引込状態を継続できる。

以上の実施例によれば、周波数を引込みかつフィルタの
電流値が十分小さくなったときに、ＰＬＬの動作を高速
引込み状態から高ジッタ抑圧状態に切り換えるので、引
込み時間が高速引込み状態の特性のみで決定でき、高速
引込み特性を確保したまま、ジッタ抑圧特性を更に向上
できる。

なお、第１６図の実施例ではモード制御信号６０１で位
相比較器８０の変換利得とループフィルタ２００の抵抗
値の双方を制御しているが、これは、いずれか一方の制
御であっても本発明の効果を発揮できる。

第１６図の実施例では、モード制御回路６００はアンド
ゲート１個のみとしたが、第２２図はこの回路の別の実
施例を示すものである。本実施例はＲＳフリップフロッ
プを構成するナントゲート６３１．６３２に周波数引込
み信号４０１と、フィルタ電流検出信号５０１をインバ
ータ６２１で反転した信号を入力し、インバータ６２２
でフリップフロップの出力を反転してモード制御信号６
０１を出力するように構成している。第２３図はこのモ
ード制御回路６００の動作を示す真理値表であって、こ
の真理値表から分かるように、周波数引込み信号４０１
がＯのときはフィルタ電流検出信号５０１に関係なく高
速引込み状態となり、周波数引込み信号４０１、フィル
タ電流検出信号５０１が共に１のときは高ジッタ抑圧状
態となる。

更に、周波数引込み信号４０１が１でフィルタ電流検出
信号５０１が００ときは前の状態を保持するので、−た
ん高ジッタ抑圧状態になるとフィルタ電流検出信号５０
１に関係なく高ジッタ抑圧状態を保持できる。従って、
このモード制御回路によれば−たん高ジッタ抑圧状態に
なるとフィルタ電流検出信号５０１にかかわらず高ジッ
タ抑圧状態を保持できるので、入力信号ｆｔのジッタ等
によるフィルタ電流の変動に対しても安定な位相同期回
路を提供できる効果がある。

次に第１６図のフィルタ電流検出回路５００の一具体例
につき図面を参照して説明する。このフィルタ電流検出
回路は入力信号ｆ＋と出力信号ｆＯどの位相差を検出す
るものであるから、位相差検出回路と考えることもでき
る。

第２５図はフィルタ電流検出回路５００の具体的回路を
示す図であり、第２６図はその動作を説明するため波形
図である。

フィルタ電流が第２１図に示すように負から零に変化す
る場合、フィルタ電流検出のしきい値は一Δ工に設定す
ることが必要である。これは、この場合、もし±Δ■に
設定すると、フィルタ電流の零検出はできないからであ
る。一方、フィルタ電流が第６図の逆の正の方向から零
に変化する場合はしきい値を±ΔＩに設定することが必
要である。このように、フィルタ電流検出回路は±ΔＩ
の電流を検出することが目的である。

第２５図にフィルタ電流検出回路の構成を示す。

コンパレータ５３０，５４０のオフセット電圧は一方向
にシフトし、−ΔＶにする。これはコンパレータを構成
する差動回路の電流密度をアンバランスに設計すること
で容易に実現できる。コンパレータ５３０，５４０の出
力５３２，５４２はＡＮＤゲート５５０の入力に接続さ
れる第２５図を参照して、フィルタ電流ＩＦに比例して
、抵抗Ｒ４の両端電圧ＶＦは変化する。コンパレータ５
３０の出力５３２はＶＦが−Δ■で反転し、“ＨＩｔと
なる。また、コンパレータ５４０の入力は５３０と逆に
しているため、コンパレータ５４０の出力５４２はＶＦ
が＋ΔＶで反転しＩＬＬ”となる。フィルタ電流検出信
号５０１は５３２と５４２の論理積であり、ＶＦが−Δ
Ｖから＋ΔＶの間で“Ｈ”となる。フィルタ電流ＩＦは
ＩＦ＝ＶＦ／Ｒ４で示されるので、電流検出範囲Δ■は
ΔＩ＝ΔＶ／Ｒ４となる。Δ工はコンパレータ５３０゜
５４０のオフセット電圧と電流検出抵抗Ｒ４で決定でき
る。

また以上では電流検出は抵抗Ｒ４の両端電圧で行うとし
たが、フィルタ２００に流れる電流の検出が目的である
故に、抵抗Ｒ２等に流れる電流を検出してもよい。

次に周波数引込み検出回路４００の別の回路例について
図面を参照して説明する。

第２６図は回路図である。図において破線Ｃで囲んだ部
分は第１７図の部分Ｃである。第２６図において、ＮＭ
ＯＳトランジスタＱ　１０８　、　Ｑ１０９の電流は第
２図に示す位相比較回路８０のバイアス電流工１にリン
クし、それぞれに１　＋　Ｉ　１＋　Ｋ　２ｇ■１であ
る。また、ＰＭＯＳトランジスタＱ１１８゜Ｑ１１９の
電流は８０の可変電流Ｉ２にリンクして動作し、いずれ
もＩ２である。

動作波形を第２７図に示す。図において、Ｉ２は位相Δ
ＴがＯのとき１１と等しくなり、ΔＴの増減に応じて変
化する。

Ｑ１０８．Ｑ１１８のドレイン出力４０２はＩ２がＫｌ
・Ｉｔと等しい点で変化し、′１”となり、Ｑ１０９．
Ｑ１１９のドレイン出力４０３はＩ２かに２・Ｉｆと等
しい点で変化し、“１″となる。

このため、カウンタ４７０のクリヤ信号τｒは一’Ｉ’
１以下と＋９１以上で“０”となりカウンタをクリヤす
る。

第２６図の４５０−４７０の構成は第１９図と等しい。

第１６図の実施例によれば、引込み時間を高速引込み状
態のみの特性で決定できるので、高速引込み特性を確保
し、更に引込んだ後に十分なジッタ抑圧特性を実現でき
るという効果がある。

〔発明の効果〕

本発明によれば、出力信号に含まれる周波数リップルの
低減、良好な応答性及びジッタ伸性が全て可能な位相同
期回路を得ることができる。

【図面の簡単な説明】

第１図は本発明による平滑フィルタの実施例を示す図、
第２図は第１図の実施例を説明するに有用な図、第３図
は第１図の平滑フィルタを制御する回路例を示す図、第
４図は第３図の回路を説明するに有用な図、第５図は本
発明の平滑フィルタの別の実施例を示す図、第６図は本
発明の平滑フィルタの更に別の実施例を示す図、第７図
は本発明のＰＬＬの一実施例を示す図、第８図は従来の
位相比較回路の１例を示す図、第９図は第８図の動作を
示すための図、第１０図、第１２図、第１４図は本発明
の位相比較回路の実施例を示す図、第１１図、第１３図
、第１５図は第１０図、第１２図、第１４図の回路の動
作を示す図、第１６図は本発明のＰＬＬの一実施例を示
す図である。 第１７図及び第１８図はそれぞれ第１６図中の位相比較
器の実施例を示す図及びその動作タイムチャート、第１
９図及び第２０図はそれぞれ第１６図中の周波数引込み
検出回路の例を示す図及びその動作タイムチャート、第
２１図は第１６図のＰ　Ｌ　Ｌの動作タイムチャート、
第２２図及び第２３図はそれぞれモード制御回路の別の
例を示す図及びその動作説明図、第２４図及び第２５図
はフィルタ電流検出回路の一例を示す図及びその動作を
説明するに有用な図、第２６図及び第２７図はそれぞれ
周波数引込み検出回路の別の例を示す図及びその動作を
説明するに有用な図である。 ＰＤ・・位相比較器、ｖＣＯ・・・電圧制御発振器、Ｔ
Ｉ・・・平滑フィルタ。

Claims (1)

1. 【特許請求の範囲】 １、入力信号に基づくパルス信号の位相と出力信号に基
   づくパルス信号との位相を比較し位相差を検出する位相
   比較手段と、 前記位相比較手段の出力を平滑する平滑フイルタ手段と
   、 上記平滑フイルタ手段の出力に接続されたループフイル
   タと、 前記ループフイルタに発生した電圧に応じた周波数の前
   記出力信号として発生する電圧制御発振手段と、から構
   成され、前記平滑手段は前記ループフイルタから分離し
   て設けられており、上記電圧制御発振手段の上記出力信
   号に基づくパルス信号と上記入力信号に基づくパルス信
   号との位相が上記位相比較手段で比較されることにより
   上記入力信号と上記入力信号との同期が維持構成されて
   いることを特徴とする位相同期回路。 ２、特許請求の範囲第１項に記載のものにおいて上記位
   相比較手段は上記位相に応じてパルス幅の変わる第１（
   Ｔ１）および第２（Ｔ２）のパルスを発生し、上記平滑
   フイルタ手段は上記第１または第２のパルスの一方のパ
   ルス（Ｔ１、Ｔ２）に応じて充電動作をし、他方のパル
   スに応じて放電動作をする積分回路と、上記積分回路の
   出力をサンプルホールドするサンプルホールド手段と、
   上記サンプルホールド手段の出力に応じた直流信号を出
   力するとともに該サンプルホールド手段の出力に基づい
   て上記積分回路の充電電流または放電電流の少なくとも
   一方を負帰還的に制御する直流信号出力手段とから構成
   されることを特徴とする位相同期回路。 ３、特許請求の範囲第２項に記載のものにおいて、上記
   平滑フイルタ手段を構成する上記積分回路は第１のカレ
   ントミラー回路と第２のカレントミラー回路を有し、上
   記第１または第２のパルス（Ｔ１、Ｔ２）の一方により
   上記第１または第２のカレントミラー回路の一方の回路
   による電流で充電動作を行い、上記第１または第２のパ
   ルス（Ｔ１、Ｔ２）の他方により上記第１または第２の
   カレントミラー回路の他方の回路による電流で放電動作
   を行い、さらに上記直流信号出力手段により上記第１ま
   たは第２のカレントミラー回路の少なくとも一方の電流
   を制御することを特徴とする位相同期回路。 ４、入力信号から得られた入力パルスの位相と出力信号
   から得られた出力パルスの位相との位相差を検出し、前
   記位相差に相当するパルス幅差を持つ第１及び第２の制
   御パルスを順次出力する位相比較手段と、 前記第１及び第２の制御パルスで制御される信号源と、
   前記信号源の出力を積分する積分手段と、前記積分手段
   の積分が終了したときに前記積分手段の出力を保持する
   保持手段と、前記保持手段の出力に応じた電流を前記位
   相差を代表する電流として発生する電流発生手段と、を
   含み、前記位相差を代表する前記電流を発生する時間差
   検出手段と、 前記時間差検出手段の出力に接続されたループフイルタ
   と、及び 前記ループフイルタに接続されて、前記の位相差を代表
   する前記電流によつて前記ループフイルタに発生した電
   圧に応じた周波数を持つ信号を前記ＰＬＬからの出力信
   号として発生する電圧制御発振手段と、 を有することを特徴とする位相同期回路。 ５、特許請求の範囲第４項において、前記信号源は、前
   記積分手段の入力に接続されて、前記積分手段で積分さ
   るべき充電電流および放電電流の一方を発生する第１の
   電流源手段と、前記積分手段に接続されて前記積分手段
   で積分さるべき充電電流および放電電流の他方を発生す
   る第２の電流源手段と、前記保持手段に応答し前記第１
   または第２の電流手段の電流を前記保持手段の出力で制
   御する電流制御手段と、前記第１および第２の電流源手
   段にそれぞれ直列に接続され、前記第１および第２の制
   御パルスに応答し前記充電電流および放電電流の流れを
   制御する第１および第２のスイツチ手段と、を含むこと
   を特徴とする位相同期回路。 ６、特許請求の範囲第５項において、前記電流制御手段
   は前記保持手段に接続されて、前記保持手段に保持され
   た電圧に対応する電流を発生する第３の電流源手段を含
   み、 前記第２の電流源手段はカレントミラー接続された第１
   および第２のトランジスタを含み前記第１のトランジス
   タは前記第３の電流源手段に接続され、前記第２のトラ
   ンジスタは前記第２のスイツチ手段に直列に接続されて
   いる、前記第１の電流源手段は定電流源とカレントミラ
   ー接続された第３及び第４トランジスタを含み、前記定
   電流源と前記第３のトランジスタは直列に接続されてお
   り、前記第４のトランジスタは前記第１のスイツチ手段
   に直列に接続されていることを特徴とする位相同期回路
   。 ７、特許請求の範囲第６項において、前記電流発生手段
   は前記第１のトランジスタにカレントミラー接続された
   第５のトランジスタと前記第３のトランジスタにカレン
   トミラー接続された第６のトランジスタと、を含み、前
   記第５及び第６のトランジスタは互に直列に接続されて
   おり、その接続点より前記位相差を代表する電流が出力
   されることを特徴とする位相同期回路。 ８、特許請求の範囲第６項において、前記第１および第
   ２のスイツチはそれぞれＭＯＳトランジスタを含むこと
   を特徴とする位相同期回路。 ９、特許請求の範囲第５項において、前記積分手段は所
   定電位に固定された非反転入力と、前記第１及び第２の
   電流源手段からの電流を受けるように接続された反転入
   力と、出力端子とを持つ演算増幅器と、前記反転入力と
   前記出力との間に接続されたキヤパシタと、を含むこと
   を特徴とする位相同期回路。 １０、特許請求の範囲第５項において、前記積分手段は
   前記第１及び第２の電流源手段からの電流を受けるよう
   に接続された入力と、出力と、を持つ反転器と、前記入
   力と出力との間に接続されたキヤパシタを含む。 １１、フレーム４において、前記位相比較手段は前記第
   ２の制御パルスに引きつづき第３の制御パルスを発生す
   る手段を含み、 前記保持手段はキヤパシタと、前記積分手段の出力と前
   記キヤパシタとの間に接続されて前記第３の制御パルス
   でオンする第３のスイツチと、を含むことを特徴とする
   位相同期回路。 １２、特許請求の範囲第１１項において、前記位相比較
   手段は前記入力パルスの第１のレベル変化点を検出する
   第１の検出手段と、 前記第１のレベル変化点の後の前記出力パルスの第１の
   レベル変化点を検出する第２検出手段と、 前記出力パルスの前記第１のレベル変化点の後の第２の
   レベル変化点を検出する第３の検出手段と、 前記出力パルスの前記第２のレベル変化点の後の第３の
   レベル変化点を検出する第４の検出手段と、 前記第１及び第２の検出手段の出力に接続されて前記入
   力パルスの第１のレベル変化点と前記出力パルスの前記
   第１のレベル変化点との第１の時間差を検出する第５の
   検出手段と、 前記第３と第４の検出手段の出力に接続されて、前記出
   力パルスの前記第２のレベル変化点と前記第３のレベル
   変化点との第２の時間差を検出する第６の検出手段と、 前記第２と第３の検出手段に接続されて、前記出力パル
   スの前記第１のレベル変化点と前記第２のレベル変化点
   との時間差を検出する第７の検出手段と、有し、前記第
   ５の検出手段の出力を前記第１及び第２の制御パルスの
   一方として用い、前記第６の検出手段の出力を前記第１
   及び第２の制御パルスの他方として用い、前記第７の検
   出手段の出力を前記第３の制御パルスとして用いること
   を特徴とする位相同期回路。 １３、電圧制御発振器と、 入力信号の位相と前記電圧制御発振器の出力信号の位相
   とを比較して、位相差を検出する位相比較手段と、 前記位相比較手段の出力に含まれる低周波成分のみを通
   過させて前記電圧制御発振器の制御電圧を出力するルー
   プフイルタと、 前記位相比較手段に接続されて前記位相比較手段の出力
   が第１の所定位相差に対応する第１の値よりも小さい値
   を所定の時間をこえて出力したときに周波数引込信号を
   出力する引込み検出手段と、 前記位相比較手段の出力が前記第１の所定位相差よりも
   小さい第２の所定位相差に対応する第２の値より小さく
   なつたときに位相同期信号を出力する位相差検出手段と
   、及び 前記周波数引込信号と位相同期信号がともに出力された
   ときに前記ループフイルタの時定数を増大させる制御及
   び前記位相比較手段の利得を低下させる制御の少なくと
   も一方を行うための制御信号を出力するモード制御手段
   と、 を有することを特徴とする位相同期回路。 １４、前記位相差検出手段は、前記ループフイルタへの
   流入電流を検出することにより前記位相比較手段の出力
   の大きさを検出する手段を有する特許請求の範囲第１３
   項記載の位相同期回路。 １５、前記モード制御手段は、前記周波数引込信号と前
   記位相同期信号とのアンドをとるアンドゲートを含む特
   許請求の範囲第１３項記載の位相同期回路。 １６、前記モード制御手段は、前記周波数引込信号が出
   力されていない状態の時は常に前記制御信号を出力せず
   、上記周波数引込信号が出力されておりかつ前記位相同
   期信号が出力されていない状態の時は該状態になる直前
   の状態での上記制御信号の有無をそのまま保持するよう
   な論理回路を含む特許請求の範囲第１３項記載の位相同
   期回路。 １７、特許請求の範囲第１３頁において、前記位相比較
   手段は、 前記入力信号から得られた入力パルスの位相と前記電圧
   制御発振器の前記出力信号から得られた出力パルスの位
   相との位相差を検出し、前記位相差に相当するパルス幅
   差を持つ第１及び第２の制御パルスを順次出力する制御
   手段と、前記第１及び第２の制御パルスで制御される信
   号源と、前記信号源の出力を積分する積分手段と、前記
   積分手段による積分が終了したときに前記積分手段の出
   力を保持する保持手段と、前記保持手段の出力に応じた
   電流を前記位相差を代表する電流として発生する電流発
   生手段と、を含む位相差／電流変換手段と、を有するこ
   とを特徴とする位相同期回路。 １８、１つのパルス信号列に含まれる第１のパルスと別
   のパルス信号列に含まれる第２のパルスであつて、互い
   に時間的に重なり合うことなしに時系列的にあらゆる前
   記第１のパルスと第２のパルスとのパルス幅の差を検出
   する時間差検出回路は、 前記第１及び第２のパルスで制御される第１及び第２の
   信号源と、 前記第１及び第２の信号源の出力を差動的に積分する積
   分回路と、 前記積分回路の出力を保持するサンプルホールド回路と
   、 前記サンプルホールド回路の出力で前記第１及び第２の
   信号源の少なくとも一方の出力信号レベルを負帰還的に
   制御する回路と、 前記サンプルホールド回路に接続されて前記サンプルホ
   ールド回路に保持された前記積分回路の出力を直流信号
   に変換する手段と、 を有することを特徴とする時間差検出回路。 １９、特許請求の範囲第１８項において、 前記第１の信号源は前記積分回路への充電電流を発生す
   る手段と、前記充電電流発生手段と前記積分回路との間
   に接続されて前記第１のパルスで制微される第１のスイ
   ツチと、を含み、前記第２の信号源は前記積分回路から
   の放電電流を発生する手段と、前記放電電流発生手段と
   前記積分回路との間に接続されて、前記第２のパルスで
   制御される第２のスイツチと、を含むことを特徴とする
   時間差検出回路。 ２０、第１の信号と第２の信号との位相を比較し位相差
   を検出する位相比較回路は、 前記第１の信号の第１のレベル変化点を検出する第１の
   手段と、 前記第１のレベル変化点の後の前記第２の信号の第１の
   レベル変化点を検出する第２の手段と、 前記第２の信号の前記第１のレベル変化点の次の第２の
   レベル変化点を検出する第３の手段と、 前記第２の信号の前記第２のレベル変化点の次の第３の
   レベル変化点を検出する第４の手段と、 前記第１の手段と第２の手段に接続されて前記第１の信
   号の前記第１のレベル変化点と前記第２の信号の前記第
   １のレベル変化点との第１の時間差を検出する第５の手
   段と、 前記第３の手段と前記第４の手段とに接続されて、前記
   第２の信号の前記第２のレベル変化点と前記第３のレベ
   ル変化点との第２の時間差を検出する第６の手段と、 を有し、前記第１の時間差と前記第２の時間差との差は
   前記第１の信号と第２の信号との位相差を代表すること
   を特徴とする位相比較回路。