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JPS6321358B2 - - Google Patents

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Publication number
JPS6321358B2
JPS6321358B2 JP15735778A JP15735778A JPS6321358B2 JP S6321358 B2 JPS6321358 B2 JP S6321358B2 JP 15735778 A JP15735778 A JP 15735778A JP 15735778 A JP15735778 A JP 15735778A JP S6321358 B2 JPS6321358 B2 JP S6321358B2
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JP
Japan
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mesa
crystal
growth
substrate
layer
Prior art date
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Application number
JP15735778A
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English (en)
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JPS5491195A (en
Inventor
Entoraa Uorufugangu
Chaueru Kaaruhaintsu
Uesutaamaiyaa Haintsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPS5491195A publication Critical patent/JPS5491195A/ja
Publication of JPS6321358B2 publication Critical patent/JPS6321358B2/ja
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Description

【発明の詳細な説明】 この発明は半導体化合物の単結晶から成る基板
に少なくとも一つの別の半導体化合物の層がエピ
タキシイによつて設けられている半導体デバイ
ス、特にオプトエレクトロニク・デバイスの製造
方法関するものである。
オプトエレクトロニク・デバイスでは屈折率を
異にする混合結晶の間に光放出層をはさみ込むこ
とによつてその伝送特性を改良することができる
ことはよく知られている。レーザの場合この種の
ヘテロ構造により損失が制限されしきい値電流密
度を約103A/cm2とすることができる。能動層の厚
さは1μmを余り越えないようにし、例えば0.2μm
以下とする必要がある。従つてこの種の素子では
半導体化合物の基板上に同じ半導体化合物または
格子定数をほぼ等しくする他の半導体化合物例え
ば混合結晶をエピタキシヤル成長させてヘテロ接
合を形成させる。半導体レーザのしきい値電流お
よび共振器性能等の特性を改良して損失を低下さ
せるためには薄い析出層が結晶欠陥なく一様な厚
さと平坦な表面を持つことが必要である。
このような条件は化合物半導体の薄い層がエピ
タキシヤル成長によつて作られている他の電子デ
バイス例えばアバランシユ光ダイオード、アバラ
ンシユ走行時間ダイオード等のアバランシユ効果
デバイスにおいても満たされていなければならな
い。これらの素子は整流接合を持ち逆電圧印加で
動作し、その効率は主としてpn接合の逆耐圧特
性従つて接合の一様性によつて決定される。上記
の条件は更にマイクロ波電界効果トランジスタに
おいても必要である。この素子では化合物半導体
例えばCrをドープしたヒ化ガリウムの基板の上
に拡散阻止用の中間層とｎ形エピタキシヤル能動
層が析出し、能動層の上に電極が設けられてい
る。
この発明の目的は化合物半導体結晶の表面にエ
ピタキシヤル成長によつて少くとも一つの一様な
厚さを持ち結晶欠陥のない薄層を設けることがで
きる方法を提供することである。
エピタキシイ特に液相エピタキシイ（LPE）
によつて析出した層の厚さが僅かでも一様性から
外れているとそれから作つたデバイスの品質を損
うことはよく知られている。例えば結晶表面に成
長したエピタキシヤル層の配向偏差Δφが約30分
程度になると成長層はテラス構造を示すようにな
り、配向偏差が５分以下であると平坦なエピタキ
シヤル層となる。（Journal of Crystal Growth、
27（1974）、p.148〜253）配向偏差がなく完全に平
坦な結晶面である結晶基板表面に成長するときこ
の平坦なエピタキシヤル層となるための条件が満
たされる。しかしこのような半導体結晶表面を得
ることは技術上著しく困難である。
半導体化合物の層を重ねて二重ヘテロ接合構造
とした半導体レーザの場合基板表面の僅かの配向
偏差に基くテラス形成長が散乱光損失を高くし、
層の厚さの変動によつて層の能動容積を低下させ
てしきい値電流を大きくすることが認められてい
る（Journal of Spplied Physics 47、９、1976、
P.3992〜4005）。
この発明はエピタキシイ層を基板上に独立した
切り子と呼ばれている構造を形成するテラスとし
て成長させるとき薄いエピタイシイ層に要求され
る上記の条件が満たされるとの発見に基くもので
ある。この場合切り子の表面が近似的に単一平面
であり平坦となることが認められている。更に切
り子構造は高い安定性を示し別の層を析出させて
も切り子形の表面形状が保持される。
従つてこの発明の目的は半導体化合物から成る
エピタキシヤル成長基板の表面に別の半導体化合
物から成る多数の切り子構造を特定の分布をもつ
て設けておくことによつて達成される。基板表面
の切り子構造は特定の表面区域を異つた配向偏差
をもつて形成させ、析出する半導体化合物の濃度
を成長異方性が強く表われる過飽和領域に選び、
成長テラスの角に生ずる結晶成長の異方性を利用
することによつて作ることができる。
この表面区域は層を析出させる面全体に多数の
メサ丘を特定の分布で設けることによつて簡単に
作ることができる。メサ丘の分布は二重ヘテロ接
合構造の完成後結晶をそれぞれ一つの切り子を含
む分割片に分割し易くなるように選ぶ。メサ丘は
例えば感光樹脂を使用するエツチングによつて作
られる。この製造技術はフオトリソグラフイと呼
ばれているものである。
このように準備された基板表面に半導体化合物
を直線的の冷却と低い析出速度においての液相エ
ピタキシイによつて析出させる。その際相限界に
おいて析出開始時に過飽和度が３％以下特に最高
１％となる半導体化合物溶液を使用する。冷却速
度は3K／分、特に1K／分とする。一例を挙げれ
ば過飽和度0.3％以下、冷却速度を約0.3K／分と
したとき良好な結果が得られた。
メサ丘の形状は目的とするデバイスの種類に従
つて決定される。円盤形が製作上有利であるが正
方形または矩形とすることも可能である。これら
のメサ丘形状の場合頂面の寸法、即ちその直径あ
るいは辺の長さは数mmを大きく超えないものとす
る。約1200μm、特に200乃至500μmとするのが有
利である。このようなメサ丘とすればエピタキシ
ヤル成長層の異方性成長によりメサ丘の寸法の２
倍またはそれ以上の切り子が作られる。
細長い構造を適当に配置することによつてより
大きな寸法の面例えば細長面を作ることができ
る。
次に図面についてこの発明を更に詳細に説明す
る。第１図はこの発明の対象となる半導体デバイ
ス製造方法の過程を示す。２は半導体化合物例え
ばｎ形GaAsの基板でありその上側の平坦面に感
光塗料層４を設け、この層の一部５は公知の方法
により除去して空地（窓）を作る。この空地内に
露出した基板２の表面層の一部６を例えばエツチ
ングにより除去した後感光塗料層４の残りを除去
して基板表面のメサ丘１０を露出させる。このメ
サ丘は基板の表面全体に例えばマトリツクス形に
配置すると後でそれぞれ一つのメサ丘とその上に
析出したエピタキシヤル層を含む小片に分割する
のが容易となる。メサ丘を露出させた後場合によ
つては基板２の露出表面部分に過剰エツチングを
行つてメサ丘の頂面の縁端に丸味をつける。この
過剰エツチングによつて更に基板表面から薄い表
面層１２が除去され、基板表面は第１図に破線で
示した形状となる。
このように処理された基板表面にはそのまま別
のエピタキシヤル層を析出させることができる。
これにより基板２は第２図に示すように半導体化
合物例えばｎ形（GaAl）Asから成るエピタキシ
ヤル層１６を持ち、この層と基板の間にヘテロ接
合が形成される。層１６の成長には冷却速度を約
0.3K／分とする直線的の冷却による液相エピタ
キシイを利用するのが有利である。成長が始まつ
て数秒後には円盤状のメサ丘の上に小さい切り子
が形成され、成長が進むにつれてその寸法が基礎
のメサ丘の寸法より遥に大きくなる。切り子表面
は位相顕微鏡で見ると完全に平滑であつて結晶欠
陥のような成長欠陥を示さない。切り子は垂直方
向よりも横方向に遥に急速に成長する。第２図で
は図を見易くするため垂直寸法を横寸法の約25倍
に拡大してある。横方向成長速度は垂直方向成長
速度よりほぼ２桁大きい。切り子表面上での成長
はメサ丘上のエピタキシヤル層の高さh1がメサ丘
間のエピタキシヤル層の拡散理論から予期される
高さh3より遥に小さくなるように阻止される。メ
サ丘の角ではエピタキシヤル層１６は高さh2まで
成長する。この高さに達すると垂直方向の成長速
度は著しく低い値に低下し成長が終つたとき頂面
が平坦で特定の結晶面となつている切り子１４が
形成されている。一例を挙げれば頂上面の直径ｄ
が300μmのメサ丘の上に約20分の成長時間で直径
約600μmの切り子１４が作られ、メサ丘上の層の
高さh1は約1μm、外側部分の高さh2は約4.5μm、
切り子間のエピタキシヤル層の高さh3は約2.5μm
である。このようなエピタキシヤル層１６の異方
性成長は液相中の半導体化合物を僅かに過飽和と
することによつて達成される。
以後のエピタキシヤル層の析出に際しても横方
向成長速度の方が垂直方向成長速度より高く切り
子構造の形は保持される。これによつて第３図に
示すようなGaAsレーザで要求されている二重ヘ
テロ接合構造が簡単に作られる。第３図において
２は例えばｎ形のGaAs基板でありメサ丘１０を
持つている。基板の上側の平坦面に半導体化合物
例えばｎ形GaAlAsが析出し基板との間にヘテロ
接合を形成する。この析出は半導体化合物を僅か
過飽和に含む溶液を使用し直線的の冷却で実施す
る液相エピタキシイによるのが有利である。析出
したエピタキシヤル層１８にはメサ丘１０よりも
相当大きな直径を持つ切り子が作られている。第
３図においても横寸法が垂直寸法より約25倍拡大
されている。
エピタキシヤル層１８の上にはｐ形GaAlAsか
ら成る別の層２０が析出しているがこの層は極め
て薄く、レーザ・ダイオードの能動層となる。こ
の能動層の上には同じくｐ形GaALAsから成る
エピタキシヤル層２が析出し、その上に更にｐ形
GaAsから成るエピタキシヤル層２４が析出し、
層２２との間にヘテロ接合を形成する。
必要な多重層構造の完成後結晶全体をそれぞれ
一つの切り子を基板上に持つ小片に分割すること
により個々のデバイスの基礎材料が得られる。こ
の分割は図面の上では側方の切断端で示されてい
る。多重層構造を構成する層１８，２０，２２お
よび２４の析出には液相エピタキシイが適してい
るがガス相から析出させてもよい。
この発明の方法をGaAsダイオード・レーザの
多重層構造の製作を例として説明したがこの発明
の方法は平坦で結晶欠陥のないエピタキシヤル層
を持つ総てのデバイスの製作に対して有効であ
る。
【図面の簡単な説明】
第１図はこの発明の対象となる半導体デバイス
製造方法の中途においての加工片の断面構造を示
し、第２図はこの発明の方法によつて作られたエ
ピタキシヤル層の断面図、第３図はこの発明の方
法が目的とする多重エピタキシヤル層構造の断面
図である。 ２…基板、４…感光塗料層、１０…メサ丘、１
４…切り子、１６，１８…エピタキシヤル層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体化合物から成る単結晶基板上に少なく
    とも一つの別の半導体化合物のエピタキシヤル層
    が設けられている半導体デバイスの製造方法にお
    いて、基板となる半導体化合物結晶の表面に別の
    半導体化合物から成る多数の切り子構造を予め定
    められた分布をもつて設けるため、特定の表面区
    域を異なつた配向偏差をもつて形成させ、析出す
    る半導体化合物の濃度を成長異方性が強く表れる
    過飽和領域に選び、成長テラスの角に生ずる結晶
    成長の異方性を利用することを特徴とする半導体
    デバイスの製造方法。 ２ エピタキシヤル成長に先立つて基板結晶の表
    面に多数のメサ丘を予め定められた分布で設けて
    おくことを特徴とする特許請求の範囲第１項記載
    の方法。 ３ 基板結晶の特定の結晶面に少なくとも近似的
    に平行である面の予め定められた面区域に表面層
    を除去してメサ丘を設け、その平坦な頂面が基板
    結晶の表面の一部となるようにすることを特徴と
    する特許請求の範囲第２項記載の方法。 ４ メサ丘を設けた基板結晶表面を過蝕刻するこ
    とを特徴とする特許請求の範囲第３項記載の方
    法。
JP15735778A 1977-12-22 1978-12-15 Method of fabricating semiconductor device Granted JPS5491195A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19772757470 DE2757470A1 (de) 1977-12-22 1977-12-22 Verfahren zum herstellen einer halbleiteranordnung

Publications (2)

Publication Number Publication Date
JPS5491195A JPS5491195A (en) 1979-07-19
JPS6321358B2 true JPS6321358B2 (ja) 1988-05-06

Family

ID=6026971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15735778A Granted JPS5491195A (en) 1977-12-22 1978-12-15 Method of fabricating semiconductor device

Country Status (4)

Country Link
US (1) US4255206A (ja)
EP (1) EP0002658B1 (ja)
JP (1) JPS5491195A (ja)
DE (2) DE2757470A1 (ja)

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Also Published As

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EP0002658A2 (de) 1979-07-11
DE2861606D1 (en) 1982-03-11
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