JPS6321212B2

JPS6321212B2 -

Info

Publication number: JPS6321212B2
Application number: JP59100303A
Authority: JP
Inventors: Kazuhiko Nishi; Takatoshi Ishii; Ryozo Yamashita; Takatoshi Okumura; Narimitsu Yamaoka
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1984-05-18
Filing date: 1984-05-18
Publication date: 1988-05-06
Also published as: JPS60245035A; US4804948A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は電子計算機の端末装置あるいはテレ
ビゲーム等に用いられるデイスプレイコントロー
ラに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a display controller used in a computer terminal device, a television game, or the like.

[Prior art]

近年、CPU（中央処理装置）に接続されて使用
されるデイスプレイコントローラであつて、
VRAM（ビデオラム）内に予め記憶されているカ
ラーコードを読出し、CRT（ブラウン管）表示装
置の表示画面にカラードツト表示を行うデイスプ
レイコントローラが種々開発されている。また、
この種のコントローラとして、カラーコードが例
えば４ビツト（16種）であり、また16種のカラー
コードの内の１つのコード（例えば「０，０，
０，０」）が透明に割当てられているものが知ら
れている。このようなデイスプレイコントローラ
において透明のカラーコードがVRAMから読出
された場合は、そのカラーコードが表示されるべ
き画面のドツト位置に背景色または背景画像が表
示される。 In recent years, display controllers that are connected to a CPU (central processing unit),
Various display controllers have been developed that read color codes stored in advance in a VRAM (video RAM) and display color dots on the display screen of a CRT (cathode ray tube) display device. Also,
For this type of controller, the color code is, for example, 4 bits (16 types), and one of the 16 color codes (for example, "0, 0,
0,0'') is assigned transparently. When a transparent color code is read from the VRAM in such a display controller, a background color or a background image is displayed at the dot position on the screen where the color code is to be displayed.

ところで、上述した透明のカラーコードは、特
にスパーインポーズを行う場合等において有効で
あるが、それ以外の場合はあまり使用されない。
したがつて、スパーインポーズ等の処理を行わな
い場合は透明に割当てられているカラーコードを
他の色に割当てて使用することが望ましい。しか
しながら、従来のこの種のデイスプレイコントロ
ーラにあつては、常にカラーコードの１つが透明
に割当てられており、このためカラーコードが例
えば４ビツトの場合、15種類の色しか表示するこ
とができなかつた。 By the way, the above-mentioned transparent color code is particularly effective when performing superimposition, but is not used much in other cases.
Therefore, when processing such as superimpose is not performed, it is desirable to use the color code assigned to transparent by assigning it to another color. However, in conventional display controllers of this type, one of the color codes is always assigned to transparent, so if the color code is, for example, 4 bits, only 15 different colors can be displayed. .

[Purpose of the invention]

この発明は上記事情を考慮してなされたもの
で、その目的は１つのカラーコードを透明のカラ
ーコードとしても使用することができ、また、特
定の色のカラーコードとしても使用することがで
きるデイスプレイコントローラを提供することに
ある。 This invention was made in consideration of the above circumstances, and its purpose is to provide a display in which one color code can be used as a transparent color code, and can also be used as a color code for a specific color. The purpose is to provide a controller.

[Structure of the invention]

この発明は、透明処理を行うか否かを指示する
データが前記中央処理装置によつて書込まれる第
１のレジスタと、前記中央処理装置によつて背景
色のカラーコードが書込まれる第２のレジスタ
と、メモリから読出されたカラーコードが透明の
カラーコードであるか否かを検出する透明カラー
コード検出回路とを具備している。そして、前記
第１のレジスタ内のデータが透明処理を指示する
データである場合において、前記メモリから読出
されたカラーコードが透明のカラーコードの場合
は、前記第２のレジスタ内のカラーコードに対応
する色で前記表示画面にカラードツト表示を行
い、前記メモリから読出されたカラーコードが透
明のカラーコード以外のカラーコードの場合に
は、そのカラーコードに対応する色で前記表示画
面にカラードツト表示を行い、また、前記第１の
レジスタ内のデータが透明処理を指示するデータ
でない場合において、前記メモリから読出された
カラーコードが透明のカラーコードの場合は、同
透明のカラーコードに対応して予め設定されてい
る色で前記表示画面にカラードツト表示を行い、
前記メモリから読出されたカラーコードが透明の
カラーコード以外のカラーコードの場合には、そ
のカラーコードに対応する色で前記表示画面にカ
ラードツト表示を行う。 The present invention includes a first register into which the central processing unit writes data instructing whether or not to perform transparency processing, and a second register into which a background color code is written by the central processing unit. , and a transparent color code detection circuit that detects whether the color code read from the memory is a transparent color code. When the data in the first register is data instructing transparency processing, if the color code read from the memory is a transparent color code, it corresponds to the color code in the second register. If the color code read from the memory is a color code other than a transparent color code, a color dot is displayed on the display screen in a color corresponding to the color code. In addition, when the data in the first register is not data instructing transparency processing, and if the color code read from the memory is a transparent color code, the color code is preset corresponding to the transparent color code. displaying color dots on the display screen in the color indicated;
If the color code read from the memory is a color code other than a transparent color code, color dots are displayed on the display screen in a color corresponding to the color code.

〔Example〕

第１図はこの発明の一実施例によるデイスプレ
イコントローラ（以下、VDPと略称する）１を
用いたドツト表示によるカラーデイスプレイ装置
の構成を示すブロツク図であり、この図において
符号２はCPU、３はCPU２において用いられる
プログラムが記憶されたROMおよびデータ記憶
用のRAMからなるメモリ、４はラスタスキヤン
方式のCRT装置、５はVRAMである。この場
合、VRAM５には、CRT表示装置４の表示画面
の各ドツトの各々に対応して４ビツトのカラーコ
ードが記憶されている（ドツトマツプ方式）。そ
して、VDP１はCPU２からの表示指令に基づき、
VRAM５から各カラーコードを順次読出し、読
出したカラーコードをRGB（レツドグリーンブル
ー）信号に変換し、CRT表示装置４の画面走査
のタイミングに合わせて同表示装置４へ順次出力
する。これにより、CRT表示装置４の画面にカ
ラードツト表示が行われる。なお、VRAM５に
書込まれるべきカラーコードは、表示開始以前に
おいてCPU２から出力され、VDP１を介して
VRAM５に書込まれる。 FIG. 1 is a block diagram showing the configuration of a color display device with dot display using a display controller (hereinafter abbreviated as VDP) 1 according to an embodiment of the present invention. A memory consisting of a ROM in which programs used by the CPU 2 are stored and a RAM for data storage; 4 is a raster scan type CRT device; and 5 is a VRAM. In this case, the VRAM 5 stores a 4-bit color code corresponding to each dot on the display screen of the CRT display device 4 (dot map method). Then, based on the display command from CPU2, VDP1
Each color code is sequentially read from the VRAM 5, the read color code is converted into an RGB (red green blue) signal, and the signal is sequentially output to the CRT display device 4 in synchronization with the screen scanning timing of the CRT display device 4. As a result, color dots are displayed on the screen of the CRT display device 4. Note that the color code to be written to VRAM5 is output from CPU2 before the display starts, and is sent via VDP1.
Written to VRAM5.

上述したように、この実施例においてはカラー
コードが４ビツト構成であり、16種の色によつて
表示を行うことができる。また、カラーコード
「０，０，０，０」が透明に割当てられている。
すなわち、この実施例においては、カラーコード
「０，０，０，０」を特定の色のカラーコードと
しても使用することができ、また透明のカラーコ
ードとしても使用することができるようになつて
おり、カラーコード「０，０，０，０」をいずれ
に使用するかはCPU２が予め指定するようにな
つている。 As mentioned above, in this embodiment, the color code has a 4-bit configuration, and display can be performed using 16 different colors. Further, the color code "0, 0, 0, 0" is assigned to transparent.
That is, in this embodiment, the color code "0, 0, 0, 0" can be used as a color code for a specific color, and can also be used as a transparent color code. The CPU 2 specifies in advance which color code "0, 0, 0, 0" is to be used.

以下、VDP１について詳述する。まず、符号
７はインターフエイス回路、８は内部バスであ
る。９は１ビツトのTPレジスタであり、CPU２
によつて“１”または“０”が書込まれる。この
TPレジスタ９は、CPU２がカラーコード「０，
０，０，０」の機能を指示するためのレジスタで
あり、CPU２がカラーコード「０，０，０，０」
を透明のカラーコードとして使用するよう指示す
る時は“０”を書込み、特定の色のカラーコード
として使用するよう指示する時は、“１”を書込
む。なお、このTPレジスタ９としては例えばＤ
型フリツプフロツプあるいはＪ−Ｋフリツプフロ
ツプ等が用いられる。また、このTPレジスタ９
には勿論CPU２からインターフエイス回路７を
介して書込み信号WEが供給されるが、第１図に
おいてはこの書込み信号WEの記載を省略してい
る。表示処理回路１０は、表示開始前において
CPU２から出力されるカラーコードをインター
フエイス回路１１を介してVRAM５へ供給し、
同VRAM５の所定のエリアに書込み、またCPU
２から表示指令が出力された場合は、以後
VRAM５から順次カラーコードを読出し、CRT
表示装置４の走査タイミングに合わせて端子Ｔ１
から順次出力する。また、この表示処理回路１０
は、端子Ｔ２からCRT表示装置４へ同期信号
SYNCを出力し、さらに、端子Ｔ３からボーダ信
号BDを出力する。このボーダ信号BDとは次の
様な信号である。すなわち、この実施例において
は、第２図に示す表示画面４ａの全表示領域に画
像表示を行うのではなく、表示画面４ａの外周部
に非表示領域（ボーダ領域）４ｂを設けている。
ボーダ信号BDとは、走査線が上記ボーダ領域
BDを走査している時“１”となる信号である。
零検出回路１２，１３は共に、その端子Ｔ１へ供
給されるカラーコードが「０，０，０，０」であ
るか否かを検出する回路であり「０，０，０，
０」の場合に出力端子Ｔ２から“１”信号を出力
する。また、これらの回路１２，１３は各々端子
Ｔ３へ“０”信号が供給された場合、すなわち、
TPレジスタ９の内容が“０”の場合にエネーブ
ル状態となり、端子Ｔ３へ“１”信号が供給され
た場合はデイスエーブル状態となる。このデイス
エーブル状態においては、端子Ｔ２から常時
“０”信号が出力される。なお、零検出回路１２，
１３としては、例えばカラーコードの各ビツト信
号を反転する４個のインバータと、各インバータ
の出力およびレジスタTPの出力のアンドをとる
５入力アンドゲートとから構成される。 VDP1 will be explained in detail below. First, reference numeral 7 is an interface circuit, and 8 is an internal bus. 9 is a 1-bit TP register, and CPU2
“1” or “0” is written by. this
The TP register 9 is set by the CPU 2 with the color code “0,
This is a register for instructing the function of ``0, 0, 0'', and the CPU 2 uses the color code ``0, 0, 0, 0''.
To instruct to use it as a transparent color code, write "0", and to instruct to use it as a specific color color code, write "1". Note that this TP register 9 is, for example, D.
A type flip-flop or a J-K flip-flop is used. Also, this TP register 9
Of course, the write signal WE is supplied from the CPU 2 via the interface circuit 7, but the illustration of this write signal WE is omitted in FIG. Before starting display, the display processing circuit 10
The color code output from the CPU 2 is supplied to the VRAM 5 via the interface circuit 11,
Write to the specified area of VRAM5, and also write to the specified area of VRAM5
If the display command is output from 2, then
Read the color code sequentially from VRAM5 and
terminal T1 in accordance with the scanning timing of the display device 4.
Output sequentially from Moreover, this display processing circuit 10
is a synchronizing signal from terminal T2 to CRT display device 4.
It outputs SYNC, and further outputs a border signal BD from terminal T3. This border signal BD is the following signal. That is, in this embodiment, an image is not displayed in the entire display area of the display screen 4a shown in FIG. 2, but a non-display area (border area) 4b is provided at the outer periphery of the display screen 4a.
Border signal BD means that the scanning line is in the border area above.
This is a signal that becomes "1" when scanning a BD.
The zero detection circuits 12 and 13 are both circuits that detect whether the color code supplied to the terminal T1 is "0, 0, 0, 0".
In the case of "0", a "1" signal is output from the output terminal T2. In addition, these circuits 12 and 13 each operate when a "0" signal is supplied to the terminal T3, that is,
When the content of the TP register 9 is "0", it is in an enabled state, and when a "1" signal is supplied to the terminal T3, it is in a disabled state. In this disabled state, a "0" signal is always output from the terminal T2. Note that the zero detection circuit 12,
13 is comprised of, for example, four inverters that invert each bit signal of a color code, and a five-input AND gate that ANDs the output of each inverter and the output of register TP.

符号１５は４ビツトのBDC（バツクドロツプカ
ラー）レジスタであり、CPU２によつてカラー
コードが書込まれる。セレクタ１６は、そのセレ
クト端子SAへ“１”信号が供給された場合に入
力端子Ａへ供給されているカラーコードを出力
し、セレクト端子SAへ“０”信号が供給された
場合は入力端子Ｂへ供給されているカラーコード
を出力する。カラーパレツト１７は一種のコード
変換回路であり、セレクタ１６から供給されたカ
ラーコードを、各３ビツトのレツドデータRD、
グリーンデータGD、ブルーデータBDに変換し
て出力する。すなわち、このカラーパレツト１７
は例えば＃０〜＃15の16個のレジスタ（各９ビツ
ト）とデコーダとから構成され、セレクタ１６か
らカラーコード「０，０，０，０」が供給された
場合は＃０のレジスタの内容が出力され、カラー
コード「０，０，０，１」が供給された場合は、
＃１のレジスタの内容が出力され、……、カラー
コード「１，１，１，１」が供給された場合は、
＃15のレジスタの内容が出力される。この場合、
＃０〜＃15の各レジスタの書込みはCPU２によ
つて行われる。DAC（デイジタル／アナログ変換
器）１８はカラーパレツト１８から供給されるレ
ツドデータRD、グリーンデータGD、ブルーデ
ータBDを各々アナログのレツド信号RV、グリ
ーン信号GV、ブルー信号BVに変換してCRT表
示装置４へ出力する。CRT表示装置４は通常の
テレビジヨン受像機である。ただし、このCRT
表示装置４は、零検出回路１３の出力信号YSが
“０”信号の時はDAC１８から出力されるレツ
ド、グリーン、ブルー信号RV、GV、BVおよび
同期信号SYNCに基づく表示を行うが、信号YS
が“１”信号の時は信号RV、GV、BV、SYNC
を無視し、他の種のビデオ信号（例えばアンテナ
によつて受信された映像電波から得られるビデオ
信号）に基づく表示を行うようになつている。 Reference numeral 15 is a 4-bit BDC (Backdrop Color) register, into which the CPU 2 writes a color code. The selector 16 outputs the color code supplied to input terminal A when a "1" signal is supplied to its select terminal SA, and outputs the color code supplied to input terminal B when a "0" signal is supplied to its select terminal SA. Outputs the color code supplied to . The color palette 17 is a kind of code conversion circuit, and converts the color code supplied from the selector 16 into 3-bit red data RD,
Convert to green data GD and blue data BD and output. That is, this color palette 17
For example, consists of 16 registers #0 to #15 (9 bits each) and a decoder, and when the color code "0, 0, 0, 0" is supplied from the selector 16, the contents of the register #0 is output and the color code "0, 0, 0, 1" is supplied,
If the contents of register #1 are output and the color code "1, 1, 1, 1" is supplied, then
The contents of register #15 are output. in this case,
Writing to each register #0 to #15 is performed by the CPU 2. A DAC (digital/analog converter) 18 converts the red data RD, green data GD, and blue data BD supplied from the color palette 18 into analog red signals RV, green signals GV, and blue signals BV, respectively, and sends them to the CRT display device 4. Output. CRT display device 4 is a normal television receiver. However, this CRT
When the output signal YS of the zero detection circuit 13 is a "0" signal, the display device 4 performs display based on the red, green, and blue signals RV, GV, and BV output from the DAC 18 and the synchronization signal SYNC.
When is a “1” signal, the signals RV, GV, BV, SYNC
The display is now based on other types of video signals (for example, video signals obtained from video radio waves received by an antenna).

以上の構成において、TPレジスタ９の内容が
“１”の場合は、零検出回路１２，１３が共にデ
イスエーブル状態となり、同回路１２，１３から
各々“０”信号が出力される。この場合、オアゲ
ート２０の出力は表示処理回路１０からオーダ信
号BDとして“１”信号が出力された場合にのみ
“１”信号となり、この結果、BDCレジスタ１５
内のカラーコードがセレクタ１６、カラーパレツ
ト１７、DAC１８を介してCRT表示装置４へ供
給され、ボーダ信号BDが“０”信号の場合（走
査線がボポダ領域４ｂの内部を走査している場
合）はオアゲート２０の出力が“０”信号となる
ことから、表示処理回路１０の端子Ｔ１から出力
されるカラーコードがセレクタ１６、カラーパレ
ツト１７、DAC１８を介してCRT表示装置４へ
供給される。すなわち、TPレジスタ９の内容が
“１”の場合、第２図に示すボーダ領域４ｂが
BDCレジスタ１５内のカラーコードに対応する
色（背景色）で表示され、ボーダ領域４ｂの内部
はVRAM５内のカラーコードに基づく画像表示
が行われる。またこの場合、カラーコード「０，
０，０，０」はカラーパレツト１７内の＃０のレ
ジスタ内のデータに基づく色で表示される。すな
わち、カラーコード「０，０，０，０」が透明の
カラーコードとしてではなく、特定色のカラーコ
ードとして処理される。 In the above configuration, when the content of the TP register 9 is "1", both the zero detection circuits 12 and 13 are disabled, and a "0" signal is output from each of the circuits 12 and 13. In this case, the output of the OR gate 20 becomes a "1" signal only when the display processing circuit 10 outputs a "1" signal as the order signal BD, and as a result, the BDC register 15
The color code in Since the output of the OR gate 20 becomes a "0" signal, the color code output from the terminal T1 of the display processing circuit 10 is supplied to the CRT display device 4 via the selector 16, color palette 17, and DAC 18. That is, when the content of the TP register 9 is "1", the border area 4b shown in FIG.
It is displayed in a color (background color) corresponding to the color code in the BDC register 15, and an image is displayed inside the border area 4b based on the color code in the VRAM 5. In this case, the color code “0,
0,0,0'' is displayed in a color based on the data in the #0 register in the color palette 17. That is, the color code "0, 0, 0, 0" is processed not as a transparent color code but as a specific color code.

次に、TPレジスタ９の内容が“０”の場合は、
零検出回路１２，１３が共にエネーブル状態とな
り、カラーコード「０，０，０，０」が透明のカ
ラーコードとして処理される。すなわち、まず、
ボーダ信号BDが“０”信号であつて、かつ表示
処理回路１０の端子Ｔ１から「０，０，０，０」
以外のカラーコードが出力された場合は、オアゲ
ート２０の出力が“０”信号となることから、表
示処理回路１０の端子Ｔ１から出力されたカラー
コードがセレクタ１６、カラーパレツト１７、
DAC１８を介してCRT表示装置４へ供給され、
第２図に示すボーダ領域４ｂの内部に表示され
る。次に、ボーダ信号BDが、“１”信号の場合、
あるいは表示処理回路１０の端子Ｔ１からカラー
コード「０，０，０，０」が出力された場合は、
オアゲート２０の出力が“１”信号となり、
BDCレジスタ１５内のカラーコードがセレクタ
１６から出力される。ここで、このカラーコード
が「０，０，０，０」でないとすると、零検出回
路１３の出力信号YSが“０”信号となる。この
場合、BDCレジスタ１５内のカラーコードがセ
レクタ１６、カラーパレツト１７、DAC１８を
介してCRT表示装置４へ供給され、表示される。
例えばいま、第３図に示す画像を表示させるカラ
ーコードがVRAM５内に記憶されているとする。
また、同図に示す領域Ｄ１内の各ドツトのカラー
コードが赤色のカラーコードであり、領域Ｄ２内
の各ドツトのカラーコードが「０，０，０，０」
であり、また、BDCレジスタ１５内のカラーコ
ードが青色のカラーコードであるとする。この場
合、領域Ｄ１が赤色で表示され、領域Ｄ２および
ボーダ領域４ｂが青色（すなわち、背景色）で表
示される。すなわち、この場合、カラーコード
「０，０，０，０」が透明のカラーコードとして
処理され、したがつてこの透明のカラーコードの
表示位置に背景色が表示される。 Next, if the content of TP register 9 is “0”,
Both zero detection circuits 12 and 13 are enabled, and the color code "0, 0, 0, 0" is processed as a transparent color code. That is, first,
The border signal BD is a “0” signal, and “0, 0, 0, 0” is output from the terminal T1 of the display processing circuit 10.
If a color code other than the above is output, the output of the OR gate 20 becomes a "0" signal, so the color code output from the terminal T1 of the display processing circuit 10 is sent to the selector 16, color palette 17,
is supplied to the CRT display device 4 via the DAC 18,
It is displayed inside the border area 4b shown in FIG. Next, if the border signal BD is a “1” signal,
Or, if the color code "0, 0, 0, 0" is output from the terminal T1 of the display processing circuit 10,
The output of the OR gate 20 becomes a “1” signal,
The color code in the BDC register 15 is output from the selector 16. Here, if this color code is not "0, 0, 0, 0", the output signal YS of the zero detection circuit 13 becomes a "0" signal. In this case, the color code in the BDC register 15 is supplied to the CRT display device 4 via the selector 16, color palette 17, and DAC 18 and displayed.
For example, assume that a color code for displaying the image shown in FIG. 3 is stored in the VRAM 5.
Furthermore, the color code of each dot in area D1 shown in the figure is a red color code, and the color code of each dot in area D2 is "0, 0, 0, 0".
Further, it is assumed that the color code in the BDC register 15 is a blue color code. In this case, the area D1 is displayed in red, and the area D2 and the border area 4b are displayed in blue (that is, the background color). That is, in this case, the color code "0, 0, 0, 0" is processed as a transparent color code, and therefore the background color is displayed at the display position of this transparent color code.

次に、TPレジスタ９の内容が“０”で、かつ
BDCレジスタ１５内にカラーコード「０，０，
０，０」が書込まれている場合について説明す
る。この場合、ボーダ信号BDが“０”で、かつ
表示処理回路１０の端子Ｔ１から「０，０，０，
０」以外のカラーコードが出力された場合は、上
述した場合と同様に、端子Ｔ１から出力されたカ
ラーコードが表示される。一方、ボーダ信号BD
が“１”信号の場合、あるいは、表示処理回路１
０の端子Ｔ１からカラーコード「０，０，０，
０」が出力された場合は、オアゲート２０の出力
が“１”信号となり、BDCレジスタ１５内のカ
ラーコード「０，０，０，０」がセレクタ１６か
ら出力される。この結果、零検出回路１３の出力
信号YSが“１”信号となり、したがつて、CRT
表示装置４は信号RV、GV、BV、SYNCを無視
し、他の種のビデオ信号に基づく表示（背景画像
の表示）を行う。すなわち、例えば前述した第３
図の画像を表示させるカラーコードがVRAM５
内に記憶されている場合（領域Ｄ２のカラーコー
ド；「０，０，０，０」、領域Ｄ１が赤色で表示さ
れ、また領域Ｄ２およびボード領域４ｂには背景
画像が表示され、したがつて、スーパーインポー
ズが行われる。 Next, if the contents of TP register 9 are “0” and
The color code “0, 0,
A case where "0,0" is written will be explained. In this case, the border signal BD is "0" and the terminal T1 of the display processing circuit 10 is "0, 0, 0,
If a color code other than "0" is output, the color code output from the terminal T1 is displayed, as in the case described above. Meanwhile, border signal BD
is a “1” signal, or the display processing circuit 1
Color code “0, 0, 0,
0" is output, the output of the OR gate 20 becomes a "1" signal, and the color code "0, 0, 0, 0" in the BDC register 15 is output from the selector 16. As a result, the output signal YS of the zero detection circuit 13 becomes a "1" signal, and therefore the CRT
The display device 4 ignores the signals RV, GV, BV, and SYNC and performs display (display of a background image) based on other types of video signals. That is, for example, the third
The color code for displaying the image in the figure is VRAM5
(color code of area D2; "0, 0, 0, 0", area D1 is displayed in red, and a background image is displayed in area D2 and board area 4b. , superimposition is performed.

なお、上述した実施例はドツトマツプ方式によ
つて画像表示を行う場合であるが、この発明は例
えば８×８ドツトからなるパターン単位で画像表
示を行うような場合も勿論適用することができ
る。 It should be noted that although the above-described embodiment deals with a case where an image is displayed using a dot map method, the present invention can of course be applied to a case where an image is displayed in units of patterns each consisting of, for example, 8.times.8 dots.

〔発明の効果〕以上説明したように、この発明によれば１つの
カラーコードを透明のカラーコードとしても、あ
るいは特定の色のカラーコードとしても使用する
ことができる。この結果、限られた数のカラーコ
ードを従来以上に有効に利用することができ、も
つて、画像表示をより多彩な色で行うことが可能
になる。[Effects of the Invention] As explained above, according to the present invention, one color code can be used as a transparent color code or as a color code of a specific color. As a result, the limited number of color codes can be used more effectively than before, and images can be displayed in a wider variety of colors.

[Brief explanation of the drawing]

第１図はこの発明の一実施例によるデイスプレ
イコントローラ１を適用したカラーデイスプレイ
装置の構成を示すブロツク図、第２図は表示画面
に設けられるボーダ領域４ｂを示す図、第３図は
同デイスプレイ装置における表示状態を説明する
ための図である。１……VDP（デイスプレイコントローラ）、２
……CPU、４……CRT表示装置、５……
VRAM、９……TPレジスタ、１２……零検出回
路（透明カラーコード検出回路）、１５……BDC
レジスタ。 FIG. 1 is a block diagram showing the configuration of a color display device to which a display controller 1 according to an embodiment of the present invention is applied, FIG. 2 is a diagram showing a border area 4b provided on the display screen, and FIG. 3 is a block diagram of the same display device. FIG. 3 is a diagram for explaining a display state in FIG. 1...VDP (display controller), 2
...CPU, 4...CRT display device, 5...
VRAM, 9...TP register, 12...Zero detection circuit (transparent color code detection circuit), 15...BDC
register.

Claims

[Scope of Claims] 1. In a color display controller that reads a color code stored in advance in a memory and displays color dots on a display screen of a display device under the control of a central processing unit, whether transparency processing is performed or not. a first register into which data instructing the color of the background color is written by the central processing unit; a second register into which a color code of the background color is written by the central processing unit; and a transparent color code detection circuit that detects whether the color code is a transparent color code,
When the data in the first register is data instructing transparency processing, and if the color code read from the memory is a transparent color code, the color corresponding to the color code in the second register displays a color dot on the display screen, and if the color code read from the memory is a color code other than a transparent color code, displays a color dot on the display screen in a color corresponding to the color code; , when the data in the first register is not data instructing transparency processing, and if the color code read from the memory is a transparent color code, the color code is set in advance in correspondence with the transparent color code. displaying color dots on the display screen in the color shown;
If the color code read from the memory is a color code other than a transparent color code, a color dot is displayed on the display screen in a color corresponding to the color code. 2 The data in the first register is data instructing transparency processing, the color code read from the memory is a transparent color code, and the color code in the second register is a transparent color 2. The display controller according to claim 1, wherein when the display controller is a code, an image preset to be displayed behind the background color is displayed.