JPS63204449A - バツクアツプ用メモリ回路 - Google Patents
バツクアツプ用メモリ回路Info
- Publication number
- JPS63204449A JPS63204449A JP62037522A JP3752287A JPS63204449A JP S63204449 A JPS63204449 A JP S63204449A JP 62037522 A JP62037522 A JP 62037522A JP 3752287 A JP3752287 A JP 3752287A JP S63204449 A JPS63204449 A JP S63204449A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- eeprom
- trigger
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title abstract description 11
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 3
- 101150046378 RAM1 gene Proteins 0.000 description 3
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般の電子計算機等に設けられるデータ保持用
メモリに関し、特に不揮発性の高速アクセス可能なバッ
クアップ用メモリ回路に関する。
メモリに関し、特に不揮発性の高速アクセス可能なバッ
クアップ用メモリ回路に関する。
（従来の技術）
従来、この種のバックアップ用メモリ回路は、電池にて
バックアップして不揮発性としたＲＡＭ（ランダムアク
セスメモリ）か、またはＥＥＰＲＯＭ （Ｅｒａｓａｂ
ｌｅ ａｎｄ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒ
ａｌｎａｂｌｅＲｅａｄ ｏｎｌｙ Ｍｅｌｏｒｙ ）
のみから構成されていた。
バックアップして不揮発性としたＲＡＭ（ランダムアク
セスメモリ）か、またはＥＥＰＲＯＭ （Ｅｒａｓａｂ
ｌｅ ａｎｄ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒ
ａｌｎａｂｌｅＲｅａｄ ｏｎｌｙ Ｍｅｌｏｒｙ ）
のみから構成されていた。
（発明が解決しようとする問題点）
上述した従来のバックアップ用メモリのうちで、ＲＡＭ
とバックアップ用電池より構成されるものは、高速アク
セスは可能であるが、不揮発性とするために電池が必要
となる欠点がある。またＥＥＰＲＯＭのみからなるバッ
クアップ用メモリにはデータの書き込みに非常に長い時
間がかかるという欠点がある。
とバックアップ用電池より構成されるものは、高速アク
セスは可能であるが、不揮発性とするために電池が必要
となる欠点がある。またＥＥＰＲＯＭのみからなるバッ
クアップ用メモリにはデータの書き込みに非常に長い時
間がかかるという欠点がある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供するバック
アップ用メモリ回路は、データをセットするＲＡＭと；
前記ＲＡＭから読み出され転送された前記データを記憶
するＥＥＰＲＯＭと；予め定められた一定時間ごとにパ
ルスを出力するタイマ回路と：前記ＲＡＭから前記ＥＥ
ＰＲＯＭに向けて行うデータの転送の開始を指示するト
リガを発生するトリガ発生器と；前記転送開始指示トリ
ガが入力されると、前記タイマ回路の出力パルスを受信
する毎に、前記ＲＡＭのデータを順次に前記ＥＥＰＲＯ
Ｍに転送する転送器とを備えることを特徴とする。
アップ用メモリ回路は、データをセットするＲＡＭと；
前記ＲＡＭから読み出され転送された前記データを記憶
するＥＥＰＲＯＭと；予め定められた一定時間ごとにパ
ルスを出力するタイマ回路と：前記ＲＡＭから前記ＥＥ
ＰＲＯＭに向けて行うデータの転送の開始を指示するト
リガを発生するトリガ発生器と；前記転送開始指示トリ
ガが入力されると、前記タイマ回路の出力パルスを受信
する毎に、前記ＲＡＭのデータを順次に前記ＥＥＰＲＯ
Ｍに転送する転送器とを備えることを特徴とする。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック回路図で、第２図
は第１図の実施例のタイミングチャートである。
は第１図の実施例のタイミングチャートである。
第１図においてＲＡＭ１には端子ａ１〜ａｎを経て、保
持用データが入力されて書き込まれ、保持用データのＲ
ＡＭへの書き込みが終了すると、トリガ発生器３は端子
Ｃへ第２図に示されている転送開始トリガＡを出力する
。またタイマ回路４は、ＥＥＰＲＯＭ２のデータ書き込
みに必要な時間に等しい周期毎に第２図に示すタイミン
グパルスＢを端子ｄに出力する。転送器５は、端子Ｃを
経てトリガ発生器３から転送開始トリガＡを受信すると
、端子ｄを経て前記タイミングパルスＢを受信する毎に
、端子ｂ１〜ｂｎを経て前記ＲＡＭ１のデータを第２図
Ｃに示すように順次に入力し、入力した前記データを順
次端子ｅ１〜ｅｎに第２図りに示すように出力する。Ｅ
ＥＰＲＯＭ２は、端子ｅ１〜ｅ’ｎを経て入力される前
記データＤを読み込む、この読み込まれたデータは、端
子ｆ。
持用データが入力されて書き込まれ、保持用データのＲ
ＡＭへの書き込みが終了すると、トリガ発生器３は端子
Ｃへ第２図に示されている転送開始トリガＡを出力する
。またタイマ回路４は、ＥＥＰＲＯＭ２のデータ書き込
みに必要な時間に等しい周期毎に第２図に示すタイミン
グパルスＢを端子ｄに出力する。転送器５は、端子Ｃを
経てトリガ発生器３から転送開始トリガＡを受信すると
、端子ｄを経て前記タイミングパルスＢを受信する毎に
、端子ｂ１〜ｂｎを経て前記ＲＡＭ１のデータを第２図
Ｃに示すように順次に入力し、入力した前記データを順
次端子ｅ１〜ｅｎに第２図りに示すように出力する。Ｅ
ＥＰＲＯＭ２は、端子ｅ１〜ｅ’ｎを経て入力される前
記データＤを読み込む、この読み込まれたデータは、端
子ｆ。
〜ｆ、を経て任意に読み出される。
本実施例ではＲＡＭ１にまずデータを書き込むのでデー
タの書き込みは極く短時間に行え、またＲＡＭ１に書き
込まれたデータはその後にＥＥＰＲＯＭ２に転送され書
き込まれる。ＥＥＰＲＯＭ２に書き込むのに要する時間
はＲＡＭ１に書き込む時間より長いが、外部装置に対す
るこの実施例の書き込み時間はＲＡＭ１に書き込む時間
であり、本実施例への書き込みは高速に行える。そして
、この実施例の不揮発性はＥＥＰＲＯＭ２で保障される
から、本実施例は電池を要せずしてバックアップ用メモ
リとして機能する。
タの書き込みは極く短時間に行え、またＲＡＭ１に書き
込まれたデータはその後にＥＥＰＲＯＭ２に転送され書
き込まれる。ＥＥＰＲＯＭ２に書き込むのに要する時間
はＲＡＭ１に書き込む時間より長いが、外部装置に対す
るこの実施例の書き込み時間はＲＡＭ１に書き込む時間
であり、本実施例への書き込みは高速に行える。そして
、この実施例の不揮発性はＥＥＰＲＯＭ２で保障される
から、本実施例は電池を要せずしてバックアップ用メモ
リとして機能する。
（発明の効果）
以上説明したように本発明は、ＲＡＭとＥＥＰＲＯＭを
組合わせることにより、電池が不要でしかも高速アクセ
ス可能なバックアップ用メモリ回路を簡単なｍ造で提供
できる０本発明にはこのような効果がある。
組合わせることにより、電池が不要でしかも高速アクセ
ス可能なバックアップ用メモリ回路を簡単なｍ造で提供
できる０本発明にはこのような効果がある。
第１図は本発明によるバックアップ用メモリ回路の一実
施例のブロック回路図、第２図は第１図に示す本発明の
実施例のタイミングチャートである。 １・・・ＲＡＭ、２・・・ＥＥＰＲＯＭ、３・・・トリ
ガ発生器、４・・・タイマ回路、５・・・転送器、ａ１
〜ａｎ。 ｂｌ 〜ｂｎ ｒ Ｃ＋ ｄ ＋ ｅ ｊ −、−ｅ
ｎ ｒ ｆ １〜ｆ ｎ ”・端子、Ａ・・・転送開始
トリガ、Ｂ・・・タイマ回路出力タイミングパルス、Ｃ
・・・転送器読み込みデータ、Ｄ・・・転送弱出力デー
タ。
施例のブロック回路図、第２図は第１図に示す本発明の
実施例のタイミングチャートである。 １・・・ＲＡＭ、２・・・ＥＥＰＲＯＭ、３・・・トリ
ガ発生器、４・・・タイマ回路、５・・・転送器、ａ１
〜ａｎ。 ｂｌ 〜ｂｎ ｒ Ｃ＋ ｄ ＋ ｅ ｊ −、−ｅ
ｎ ｒ ｆ １〜ｆ ｎ ”・端子、Ａ・・・転送開始
トリガ、Ｂ・・・タイマ回路出力タイミングパルス、Ｃ
・・・転送器読み込みデータ、Ｄ・・・転送弱出力デー
タ。
Claims (1)
- データをセットするＲＡＭと；前記ＲＡＭから読み出
され転送された前記データを記憶するＥＥＰＲＯＭと；
予め定められた一定時間ごとにパルスを出力するタイマ
回路と；前記ＲＡＭから前記ＥＥＰＲＯＭに向けて行う
データの転送の開始を指示するトリガを発生するトリガ
発生器と；前記転送開始指示トリガが入力されると、前
記タイマ回路の出力パルスを受信する毎に、前記ＲＡＭ
のデータを順次に前記ＥＥＰＲＯＭに転送する転送器と
を備えることを特徴とするバックアップ用メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037522A JPS63204449A (ja) | 1987-02-20 | 1987-02-20 | バツクアツプ用メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037522A JPS63204449A (ja) | 1987-02-20 | 1987-02-20 | バツクアツプ用メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204449A true JPS63204449A (ja) | 1988-08-24 |
Family
ID=12499877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037522A Pending JPS63204449A (ja) | 1987-02-20 | 1987-02-20 | バツクアツプ用メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241970A (ja) * | 1991-11-28 | 1993-09-21 | Tokyo Electric Co Ltd | 電子機器のデータ保護装置 |
-
1987
- 1987-02-20 JP JP62037522A patent/JPS63204449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241970A (ja) * | 1991-11-28 | 1993-09-21 | Tokyo Electric Co Ltd | 電子機器のデータ保護装置 |
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