JPS63201904A - データ信号の経路に遅延を生じるための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 背景 発明の分野 この発明は磁気媒体にデータを書込むための集積回路に
関するものであり、かつより特定的には、データストリ
ームの経路に予補償遅延を生じるための技術に関するも
のである。

関連技術の説明 データは、磁気反転の有無の形でフロッピィディスクお
よびハードディスクのような磁気媒体上に記録される。

これらの磁化反転は、データ速度、コード化フォーマッ
トおよび媒体が書込ヘッドを通過して移動する速度に依
存する最小の線形分離を有する。

磁化反転のパターンは、エンコーダにより、入ってくる
データストリームから生じられ、それはパターンを生じ
るなめにいくつかの標準コード化フォーマットのいずれ
を用いてもよい。２個の一般的コード化フォーマットは
ＦＭおよびＭＦＭとして知られ、その各々は、入ってく
るデータストリームの各ビットに対するクロックパルス
および／またはデータパルスからなるビットセルに分け
られる、出ていくパルスストリームを生じる。ここで用
いられるように、パルスストリームは単にデータストリ
ームの１つの形式である。ＦＭコード化において、ビッ
トセルは常にクロックパルスで始まる。もし入ってくる
データビットが１であるならば、データパルスもまたビ
ットセルの中間に挿入される。もしデータビットが０で
あるならば、データパルスは挿入されない。それゆえに
、ＦＭコード化に対して、クロックパルスおよびデータ
パルスは両方ともビットセル内に存在し得る。

各パルスがディスク上に磁化反転を引き起こすので、磁
化反転間の最小の線形分離はビットセル長の半分である
。

ＭＦＭＦＭコード化いては、ＦＭコード化と同様に、も
し、入ってくるデータビットが１であるならば、かつそ
の場合にのみ、ビットセルの中間にデータパルスが挿入
される。しかしながら、ＦＭコード化とは異なり、もし
、現在のおよび前の、入ってくるデータビットの両方が
Ｏであるならば、かつその場合にのみクロックパルスは
ビットセルの始めに挿入される。ＭＦＭＦＭコード化す
る磁化反転間の最小の線形分離はそれゆえに、丸１ビッ
トセル長である。このために、ＭＦＭコード化データは
通常、同じ媒体上に記録されたＦＭコード化データの２
倍のビットセル密度およびデータ速度を与えられる。

倍密度フロッピィディスクは典型的には、ＭＦＭコード
化データを用いて５００にビット／　ｓ　ｅＣのデータ
速度で動作し、かつ２μｓのビットセル時間を有する。

ハードディスクは、約５Ｍビット／ｓｅｃで動作し、２
００ｎＳのビットセル時間を生じるだろう。

より高いビット密度の媒体に対して、近くの磁化変化が
互いに相互作用し、かつそれらが遠く離れて移動するの
を引き起こすかもしれない。これは、タイミング不確定
を生じ、これはデータが読出されるときエラーを生じ得
る。この問題を克服するために、出ていくデータストリ
ームが、書込まれる前に予め補償されてもよい。すなわ
ち、各シフトの方向が予期され、かつ出ていくデータス
トリーム内のパルスが、書込ヘッドに送られる前に反対
方向に移動されてもよい。この利用における典型的な予
補償期間は、ハードディスクに対して２−２０ｎＳであ
り、かつ５−１／４’フロツピイデイスクに対して５Ｏ
−１５０ｎＳである。

従来、予補償は典型的には、コード化を行なったチップ
の外部の、固定され中央にタップされた遅延ライン内に
、出ていくパルスストリームを給送することにより行な
われた。データセレクタがそのとき、パルスが早く、名
目上、または遅くそれぞれ書込まれるべきであったかど
うかに依存して、入力、中央タップ、または遅延ライン
の出力のいずれかから信号を選択するのに用いられた。

この技術は、たとえば、ＮＥＣμＰＤ７２６１に関して
、シュチェンバルト（Ｓｚｅｊｎｗａｌｄ）のｒＶＬｓ
Ｉコントローラを有するハードディスクインターフェイ
スの簡易化（Ｓｉｍｐｌｉｆｙ　　Ｈａｒｄ　　−Ｄｉ
ｓｋ　　Ｉｎｔｅｒｆａｃｅｓ　　Ｗｉｔｈ　　ａ　　
ＶＬＳＩ　　Ｃｏｎｔｒｏｌ１　ｅｒ）Ｊ　ＥＤＮ、１
９８２年１１月２４日、１３３頁ないし１４７頁の、１
３６頁ないし１３８頁に述べられる。しかしながら、こ
の技術は不利である、なぜならそれは、どの予補償遅延
期間が用いられるかを設計者がナノセカンドの絶対数に
より予め正確に知ることを必要とするからである。

それは、予補償遅延期間の容易な電子調整を可能にしな
い。たとえば、磁化反転が共により近接しているために
、ビットシフトは、ディスクの、外部トラックよりも内
部トラックに関して、より深刻である。ＮＥＣ技術は、
書込ヘッドがディスク上のトラックを変化させるとき、
これを補償するために遅延期間の容易な：Ａ整を可能に
しない。ＮＥＣ技術は、遅延期間がビット速度の関数と
してダイナミックに変化するのを必要とする、一定密度
の記録とともに用いられることができない。

スタウト（Ｓｔｏｕｔ）の「４個の高速チップ上のウィ
ンチェスタ−電子機能適合（Ｗｌｎｃｈｅｓｔｅｒ　　
Ｅｌｅｃｔｒｏｎｉｃ　　Ｆｕｎｃｔｌｏｎｓ　　Ｆｉ
ｔ　　ｏｎ　　Ｆｏｕｒ　　Ｈｉｇｈ　−５ｐｅｅｄ　
　Ｃｈｉｐｓ）Ｊエレクトロニクス、１９８２年６月１
６日、１１７頁ないし１２３頁の、１２２頁において、
０ないし２ＯｎＳ間２ｎＳ段階ごとに外部的にプログラ
ム可能である期間を有する、予補償遅延を内部に生じる
ナショナル・セミコンダクタ（Ｎａｔｉｏｎａｌ　　Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ）のチップが述べられる。外
部プログラム可能性はＮＥＣチップに伴なういくつかの
問題を緩和するが、遅延期間は、ビット速度の関数とし
ては変化しないナノセカンドの絶対数により今まで通り
特定される。ナショナル技術もまた、実現するために多
くのＩ１０ビンを必要とし、かつ外部基準周波数源の利
用を必要とする。

遅延が実際に生じられる方法は、開示されていない。

発明の概要 それゆえにこの発明の目的は、上記の不利な点を受けな
い予補償遅延を生じるための技術を提供することである
。

この発明の他の目的は、データ信号の経路に予、補償遅
延を生じ、その遅延が、ビットセル時間の調整可能な百
分率である持続期間を有する装置を提供することである
。

この発明の他の目的は、調整可能な量だけデータ信号を
遅延するのに用いられ得る回路を提供することである。

この発明の他の目的は、費用のかからない正確な外部構
成要素の選択を介して調整可能な持続期間を有する予補
償遅延を生じるのに用いられてもよい回路を提供するこ
とである。

上記の目的および他の事柄は、アナログ信号に応答する
発振期間を有するマスタ発振器と、データ信号の経路に
遅延を生じ、その遅延期間が、同じアナログ信号に応答
する可変遅延発生器とを提供することにより、この発明
により達成される。

可変遅延発生器はマスタ発振器のような発振器を含んで
もよく、かつ構成要素の特性の整合を可能にするように
同じチップ上に構成されてもよい。

もし発振器が、電流制御発振器であるならば、マスタ発
振器を制御するアナログ信号は、外部的に調整可能な電
流転送率を有する電流ミラーを介して、可変遅延発生器
発振器に送られてもよい。

この発明は、その特定の実施例に関して述べられ、かつ
図面が参照される。

詳細な説明 第１図には、この発明の特徴を組入れる装置のブロック
図が示される。第１図の装置はＡｍ９５８２デイスクデ
一タ分離器に含まれ、それは、ディスクからデータを読
出しかつそれをデコードするための論理のような、図示
されていない他の部分をさらに含む。

フロッピィディスクまたはハードディスクのいずれかに
書込まれるべきデータは、ＷＴデータライン１０に沿っ
て第１図の装置に入り、かつＭＦＭエンコーダ１２に給
送される。ＭＦＭエンコーダ１２はＷＴデータ信号をＭ
ＦＭフォーマットに変換し、かつＭＦＭデータをＭＦＭ
ｄａｔａ−１ライン１６に沿って予補償選択発生器１８
に送る。

予補償選択発生器１８は遅延選択信号２０を発生し、そ
れは、予補償選択発生器１８からＭＦＭｄａｔａ−２ラ
イン２２に沿って次に出るべきハ）Ｌ／スが、早く、名
目上または遅く書込まれるべきであるかどうかを示す。

遅延選択信号２０は、Ｅａｒｌｙ、Ｎｏｍ１ｎａｌおよ
びＬａｔｅで示された、第１図に別々には示されていな
い３個の別々の信号からなる。予補償選択発生器１８も
また、予補償を可能化するためのＰＣＥＮ入力を有する
。

もしＰＣＥＮが０であるならば、遅延選択信号２０は常
に名目上の遅延を示す。ＭＦＭｄａｔａ−２ライン２２
および遅延選択ライン２０は可変遅延発生器２４に給送
され、それもまた電圧信号Ｖｃ１および装置がフロッピ
ィまたはハードディスク駆動機構で動作さているかどう
かの指示を入力としてとる。可変遅延発生器２４もまた
、チップの外部にある電流転送比調整手段２５をそれに
接続し、その機能は以下で述べられる。可変遅延発生器
２４の出力は、予め補償されたＭＦＭデータ信号であり
、それはＰＭＦＭデータライン２８に沿って現われる。

ＰＭＦＭデータライン２８は、フロッピィまたはハード
ディスクインターフェイス（図示せず）への出力である
。

装置は、ビット速度発振器４０をさらに含み、それはＣ
１ｋクロック信号４２および前記のＶｃ電圧指示を出力
として発生する。Ｃ１ｋ信号４２は、本質的には、ライ
ン１０上のＷＴデータ信号のビット速度に等しい周波数
で動作する方形波である。Ｃ１ｋ信号は、図示されてい
ない多くの機能ブロックの多くのクロック入力に接続さ
れていることに加えて、ＭＦＭエンコーダ１２のクロッ
ク入力に接続される。これはまた周波数ダブラ４４に接
続され、それは、Ｃ１ｋのあらゆる立上がり縁および立
下り縁のためにＣ１に２ｘ出力４６上にパルスを発生す
る。Ｃ１ｋ２ｘライン４６は、予補償選択発生器１８の
クロック入力に接続される。

ビット速度発振器４０は、さらに以下で述べられるべき
マスタループ発振器５０からなり、それはＭＦＭＨＣ１
ｋ方形波信号および上記のＶｃ傷信号発生する。Ｖｃ傷
信号、マスタループ発振器５０の動作の周波数のアナロ
グ指示である。以下でさらに述べられるように、ＭＦＭ
ＨＣ１ｋは基準クロック信号５２に位相ロックされ、そ
れは水晶制御発振器または他の基準発振器（図示せず）
により発生されてもよい。基準発振器の構成要素はオフ
チップに置かれ、そのため基準クロック信号５２の周波
数（かつそれによってＭＦＭＨＣＩｋ信号およびチップ
動作の周波数）は、所望のように正確に制御されるだろ
う。ＭＦＭＭＣ１ｋ信号は１６分周カウンタ５４の入力
に接続され、それは本質的には方形波であるＭＦＭＦＣ
ｌ　ｋ信号を出力する。ＭＦＭＭＣ１ｋ信号は４ないし
１６ＭＨｚのオーダで動作し、かつハードディスク上Ｅ
　Ｍ　Ｆ　Ｍコード化データを記録するために有用なビ
ット速度に対応する。ＭＦＭＦＣ１ｋ信号は、約２５０
ないし１．０００ｋＨｚで動作し、フロッピィディスク
上にＭＦＭコード化データを記録するために有用なビッ
ト速度に対応する。ＭＦＭＭＣｌにおよびＭＦＭＦＣｌ
　ｋ信号はデータセレクタ５８の２個の入力に接続され
、それは、Ｃ１ｋライン上への出力のためのフロッピィ
／ハード信号に応答して、２個の方形波信号のうちの１
個を選択する。

見られ得るように、第１図の装置は、ＭＦＭフォーマッ
トでフロッピィディスクまたはハードディスクのいずれ
かにデータを書込むために用いられてもよい。動作にお
いて、外部的に選択され、かつその選択は一般に、少な
くとも、データのストリングをディスクに書込むのに必
要な時間期間、一定のままである。ビット速度発振器４
０は、その選択および前記の基準発振器の両方に応答し
て、システムＣ１ｋ信号を発生する。データがＷＴタデ
−ライン１０上で、第１図の回路に入ると、それは、Ｃ
１ｋにより決定された速度でＭＦＭデータフォーマット
にコード化される。

同時に、ＭＦＭエンコーダ１２のＭＦＭコード化出力出
力補償選択発生器１８に給送され、それは、予補償選択
発生器１８から次に出るべきパルスのための予補償が早
く、名目上または遅く書込まれるべきであるかどうかを
示すために遅延選択信号２０を発生する。ＭＦＭコード
化データにおける各ビットセルは、ビットセル時間の初
めもしくは中間のいずれか、またはその両方でパルスを
有することが可能であり、かつ各々のこのような；くル
ス位置は別々に予め補償されなければならない。予補償
選択発生器１８はそれゆえに、入って′くるパルススト
リームを、Ｃ１ｋで示されたビットセル時間の２倍の周
波数で生じる一連の独立したデータ位置とみなす。以下
でさらに述べられるように、ＭＦＭｄａｔａ−２ライン
２２に沿って予補償選択発生器１８から出るパルススト
リームは、６個のＣ１ｋ２ｘ期間（３個のＣｌｋ期間）
だけ、入ってくるパルスストリームから遅延され、かつ
遅延選択信号２０は１個のＣ１ｋ２ｘ期間だけ早く出る
。もしＰＣＥＮが０であるならば、遅延選択信号２０は
常に、名目上の遅延を示す。

ＭＦＭｄａｔａ−２個号２２および遅延選択信号２０は
、可変遅延発生器２４に給送される。可変遅延発生器２
４はＭＦＭｄａｔａ−２個号２２の経路に遅延を挿入し
、それは、早い予補償に対してはＯユニット遅延期間、
名目上の予補償に対しては１ユニット遅延期間、また遅
い予補償に対しては２ユニット遅延期間に等しい。ビッ
トセル時間の半分の基本的な付加的遅延もまた、遅延選
択信号２０の状態にかかわらず、可変遅延発生器２４に
おけるエレクトロニクスにより挿入される。

この基本的遅延は、装置の動作に影響を与えない、なぜ
ならディスク上の磁化反転の位置が、ディスク上の成る
絶対位置に関係なく互いに関してのみ関連するからであ
る。上記のように、予補償選択発生器１８により挿入さ
れる３個のＣｌｋ期間の遅延に関してもこれは同様に真
央である。

以下で述べられるように、ユニット遅延期間は、２個の
外部抵抗器の比に従って、ビットセル時間の１％から２
０％まで、選択された値の±５％か１ｎＳのいずれか１
％抵抗器を用いた場合により大きくなる方の正確度で、
外部的に調整可能である。設定され得る最小の遅延期間
は、２　ｎ　Ｓである。この百分率が一旦、外部抵抗器
の選択により設定されると、それは、基準クロック周波
数の変化またはフロッピィもしくはハードディスク駆動
機構の選択のいずれかにより引き起こされる、ビットセ
ル時間の変化から独立して一定の百分率のままである。

これは、データ速度が実時間で変化されるのを可能にし
、かつ予補償期間が、単に基準クロック信号の周波数を
変化させることにより、対応して変化されるのを可能に
する。早い、名目上のおよび遅い遅延選択信号のみを発
生する代わりに、予補償選択発生器１８および可変遅延
発生器２４が、早い、半分早い、名目上の、半分遅い、
および遅い、のような予補償の他の機構を扱うように適
合されてもよいことが理解されるであろう。

可変遅延発生器２４が、パルスストリームの経路に０個
、１個または２個のユニット遅延期間を生じる代わりに
、−１個、０個または１個の遅延期間を発生してもよい
こともまた理解されるであろう。すなわち、“早い１予
補償は、可変遅延発生器２４におけるエレクトロニクス
により名目上挿入される基本的遅延にわたり可変遅延発
生器２４の出力からのパルスの出現を進めることにより
生じられてもよい。他の変更が、明らかである。可変遅
延発生器２４々１ら出る、予め補償された信号。

は、ディスク駆動インターフェイスに給送される。

第１図におけるマスタループ発振器５０は、第２図に、
より詳細に示される。それは本質的には位相ロックされ
たループであり、出力が、４分周カウンタ１０４のクロ
ック入力に接続された電流制御発振器（ＣＣＯ）１０２
を含み、その出力は位相比較器１０６の一方の入力に接
続され、位相比較器１０６の他方の入力は基準クロック
入力に接続され、位相比較器１０６は、ポンプアップお
よびポンプダウン出力がダイオード１０８および１１０
をそれぞれ介して抵抗器１１２の第１の端部に接続され
、抵抗器１１２の第２の端部はフィルタコンデンサ１１
６を介して接地に接続され、抵抗器１１２の第２の端部
はさらに、抵抗器１１４を介して電圧制御電流源１１８
の電圧制御入力に接続され、その電流出力は、ＣＣ０１
０２の電流制御接続点に接続される。第１図に示された
ＭＦＭＭＣ１ｋ信号は、４分周カウンタ１０４の出力か
らとられ、かつＶｃ倍信号、抵抗器１１２とコンデンサ
１１６との間の接合からとられる。

ＣＣ０１０２は、順に接続された３個のインバータ１３
０．１３２および１３４からなり、インバータ１３４の
出力はインバータ１３０の入力に接続するように輪を作
る。インバータ１３０の出力はさらに、コンデンサ１３
６を介してＶｃｃに接続される。インバータ１３２の出
力はコンデンサ１３８を介してＶｃｃに接続され、かつ
インバータ１３４の出力はさらに、コンデンサ１４０を
介してＶｃｃに接続される。インバータ１３０の出力は
さらに、トランジスタ１４６のコレクタに接続され、イ
ンバータ１３２の出力はさらに、トランジスタ１４８の
コレクタに接続され、かつインバータ１３４の出力はさ
らに、トランジスタ１５０のコレクタに接続される。ト
ランジスタ１４６．１４８および１５０のベースはすべ
て、固定されたｖｂｂ電圧に接続される。トランジスタ
１４６．１４８および１５０のエミッタはすべて、電流
制御接続点１２０に接続される。この形状では、トラン
ジスタ１４６．１４８および１５０は、電流制御接続点
１２０を介して引かれる電流がインバータ１３０．１３
２および１３４の出力から等しく引かれるように、３ウ
エイ電流スプリツタとして作用する。ＣＣ０１０２の出
力は、インバータ１３２の第２の反転出力からとられる
。

電圧制御電流源１１８は、トランジスタ１６０および抵
抗器１６２からなる。トランジスタ１６０のベースは、
電圧制御電流源１１８の電圧制御入力であり、かつトラ
ンジスタ１６０のコレクタは電流出力である。トランジ
スタ１６０のエミッタは抵抗器１６２の一方の側に接続
され、その他方の側は接地に接続される。

ＣＣ０１０２の動作は、デビット・エル・キャンベル（
Ｄａｖｌｄ　　Ｌ、Ｃａｍｐｂｅｌｌ）に与えられ、か
つこの発明の論受入に譲渡された米国特許第４．５６５
．９７６号に従ったものである。米国特許第４，５６５
．９７６号は、ここで引用により、この明細書に援用さ
れる。ＣＣ０ＩＯ２は３個の別々の遅延エレメントを含
み、第１のものはインバータ１３０とコンデンサ１３６
とからなり、第２のものはインバータ１３２とコンデン
サ１３８とからなり、かつ第３のものはインバータ１３
４と１４０とからなる。キャンベルの特許に述べられる
ように、インバータ出力と各々のこのような遅延エレメ
ントのコンデンサとの間の接合は事実上、遅延エレメン
トへの制御入力を構成する、なぜならたとえば、それぞ
れの電流スプリットトランジスタ１４６．１４８または
１５０を介してそれから引かれる電流レベルが、遅延エ
レメントにより挿入される遅延を決定するからである。

ＣＣ０１０２は３個の遅延エレメントを示すが、遅延エ
レメントが奇数の極性反転を生じる限り、それらがいく
つ用いられてもよい。

マスタループ発振器回路５０の電圧出力Ｖｃは、抵抗器
１１４が非常に小さいので、電圧制御電流源１１８への
電圧入力を形成する電圧と本質的に同じである。抵抗器
１１４は、単にコンデンサ１１６上の雑音に対するＣＣ
０１０２の感度を減じるために存在する。このように、
もしＶｃがさらに、チップ上の他の場所で他の電圧制御
電流源の電圧制御入力に接続されるならば、他の電圧制
御電流源は、もし２個の電流源のトランジスタおよび抵
抗器が整合されるならば、電圧制御電流源１１８が接続
点１２０を介して引き出すのと同じ電流を、その電流出
力から、はぼ正確に引き出す。

さらに、もし他の電圧制御電流源の電流出力が、構成要
素がＣＣ０１０２内のものに整合される他のＣＣＯの電
流制御接続点に接続されるならば、他のＣＣＯはＣＣ０
１０２と同じ周波数で発振する。Ｖｃはそれゆえに、Ｃ
Ｃ０１０２が発振する周波数のアナログ電圧指示として
作用する。

予補償選択発生器１８は、１９８５年刊行のｒＡＭＤ　
　ＭＯＳマイクロプロセッサおよび周辺装置データブッ
ク（ＡＭＤ　　ＭＯＳ　　Ｍｉｃｒ。

ｐｒｏｃｅｓｓｏｒｓ　　ａｎｄ　　Ｐｅｒｉｐｈｅｒ
ａｌｓ　　Ｄａｔａ　　Ｂｏｏｋ）Ｊの２−５６１頁の
、「アドバンスト・マイクロ・ディバイクズＡｍ９５８
１フロツピイ／ハードデイスクデータ分離器集積回路用
データシート（ｔｈｅ　　ｄａｔａ　　５ｈｅｅｔ　　
ｆｏｒ　　ｔｈｅ　　Ａｄｖａｎｃｅｄ　　　Ｍｉｃｒ
ｏ　　　Ｄｅｖｉｃｅｓ　　　Ａｍ９５８１　　Ｆｌｏ
ｐり）’／Ｈａｒｄ　　Ｄｉｓｋ　　Ｄａｔａ　　５ｅ
ｐａｒａｔｏｒ　　　ｉｎｔｅｇｒａｔｅｄ　　ｃｉｒ
ｃｕｉｔ）Ｊに述べられた方法に従って、遅延選択信号
２０を発生する。Ａｍ９５８１データシートは、ここで
引用により援用される。

Ａｍ９５８１またはその代わりのものＡｍ９５８２の局
面を述べる他の文献は、アダムス（Ａｄａｍｓ）に与え
られた米国特許第４，６０８，５４３号ならびにアダム
スおよびロナルド（Ｒｏｎａｌｄ）に与えられた米国特
許第４．６２８，４６１号であり、その両方がここで引
用により援用される。第３図に示されるように、ライン
１６上のＭＦＭｄａｔａ−１個号は７ビツトシフトレジ
スタ７０の直列入力に接続される。７ビツトシフトレジ
スタ７０は、Ｃ１に２ｘ信号４６に応答して、ＭＦＭｄ
ａｔａ−１から、ＰｏないしＰ、の番号の付いた７側の
パルス位置を介してパルス情報をシフトする。シフトレ
ジスタ７０においては、ＭＦＭｄａｔａ−１ライン１６
上のパルスの存在は論理１で表わされ、かつパルスの不
在は論理０で表わされる。

シフトレジスタ７０の７個の並列出力は、組合わせ論理
エレメント７２の入力に接続される。ＰＣＥＮ信号もま
た、組合わせ論理エレメント７２への入力を形成する。

組合わせ論理エレメント７２は、以下の公式により、２
個の出力り、およびＤ２を発生する。

Ｄ＋　−（１）ｏ　Ｐｓ　＋ｐ＋　）　Ｔ：）ｓ　ＰＣ
ＥＮＤｇ　−（１）ｏ　ｐｓ　十Ｔ）ｓ　）　ｐ＋　Ｐ
ＣＥＮ出力り、およびＤ２は、フリップフロップ７４お
よび７６のｐ入力にそれぞれ接続される。Ｄフリップフ
ロップ７４および７６のクロック入力は、ＡＮＤゲート
７８の出力に接続され、その人力はＣ１に２ｘ信号４６
およびシフトレジスタ７０のｐ、出力に接続される。Ｄ
フリップフロップ７４および７６のｑ出力は、遅延選択
信号２０の［１口およびＥａｒｌｙ構成要素を構成する
。Ｄフリップフロップ７４および７６のＱ出力もまた、
遅延選択信号２０のＮｏｍ構成要素を形成するように、
ＮＡＮＤゲート８０によりＮＡＮＤ処理される。ＭＦＭ
ｄａｔａ−２個号２２は、シフトレジスタ７０のｐｓ小
出力らとられる。

予補償選択発生器１８は、Ｃ１に２ｘに応答して、ＭＦ
Ｍｄａｔａ−１ライン１６からシフトレジスタ７０にパ
ルス情報をシーケンシャルにロードすることにより動作
する。組合わせ論理エレメント７２は信号り、およびＤ
２を発生し、それはシフトレジスタ７０のｐ、内の中央
パルス位置における情報に適する予補償を表わす。もし
予補償が不能化されるならば（ＰＣＥＮ■Ｏ）　、Ｄ、
およびＤ２の両方は０に強いられる。もしｐ、が１であ
るならば、Ｄ、およびＤ２は、Ｃ１ｋ２ｘの立上がり縁
で、Ｄフリップフロップ７４および７６にそれぞれクロ
ックされる。遅延選択信号２０はそれゆえに、それに関
連のパルス位置がシフトレジスタ７０のｐ４出力に現わ
れるとき、その適当な状態に定着する。ＭＦＭｄａｔａ
−２がシフトレジスタ７０のｐ１出力からとられるので
、遅延選択信号２０の状態は常に、すぐ後のＣ１に２Ｘ
サイクルのＭＦＭｄａｔａ−２ライン２２に現われるＭ
ＦＭパルスに関連する。

第４Ａ図および第４Ｂ図には、この発明に従った可変遅
延発生器２４、およびそれとともに用いられてもよいユ
ニット遅延期間調整手段２５が示される。第４Ａ図は上
部から第４Ｂ図に隣接し、かつ第４Ａ図における接続点
Ａ、ＢおよびＣは第４Ｂ図における接続点ＡＳＢおよび
Ｃにそれぞれ接続される。この説明において関連するす
べてのトランジスタは、他の態様で特定されないならば
、ＮＰＮである。

第４Ａ図を参照すると、可変遅延発生器２４は、Ｄ入力
がＶｃｃに接続されかつクロック入力がＭＦＭｄａｔａ
−２個号２２に接続されたＤフリップフロップ１５０か
らなる。Ｄフリップフロップ１５０のＱおよびｑ出力は
、ＣＣ０１５２の差動トリガ入力に接続される。フリッ
プフロップ１５０のｑ出力もまた、３人力ＮＯＲゲート
１５４の第１の入力に、かつ２分周カウンタ１５６およ
び１６分周カウンタ１５８のＣ１ｒ入力に接続される。

２分周カウンタ１５６のＱ出力は、１６分周カウンタ１
５８の増分可能化入力に、かつまたデータセレクタ１６
０の第１の入力に接続される。

データセレクタ１６０の第２の入力は、１６分周カウン
タ１５８のＱ出力に接続され、かつデータセレクタ１６
０の反転出力はＮＯＲ’Ｆ’−）１５４の第２の入力に
接続される。

ＣＣ０１５２は３個の遅延エレメントを含むが、マスタ
ループ発振器５０におけるＣＣ０１０２に関して上で述
べられたように、遅延エレメントが奇数の極性反転を生
じる限り、それらがいくつ用いられてもよい。第４Ａ図
に示されるように、ＣＣ０１５２は、差動入力がＣＣ０
１５２のトリガ入力に接続され、かつ出力がインバータ
１８０の入力に接続されたＮＡＮＤゲート１７０からな
る。

インバータ１８０の出力はインバ＝り１９０の入力に接
続され、その出力はＮＡＮＤゲート１７０の第２の入力
にぐるりと回って接続される。ＮＡＮＤゲート１７０の
出力はさらに、コンデンサ１７２を介してＶｃｃに、か
つトランジスタ１７４．１７６および１７８のコレクタ
に接続される（第４Ｂ図参照）。インバータ１８０の出
力は、コンデンサ１８２を介してＶｃｃに、かつトラン
ジスタ１８４．１８６および１８８のコレクタに接続さ
れる。インバータ１９０の出力はさらに、コンデンサ１
９２を介してＶｃｃに、かつトランジスタ１９４．１９
６および１９８のコレクタに接続される。トランジスタ
１７４．１７６．１７８．１８４．１８６．１８８．１
９４．１９６および１９８のベースはすべて、これらの
９個のトランジスタが各々、３個の電流スプリッタの３
個のグループとして作用するようにｖｂｂに接続される
。

トランジスタ１７４．１８４および１９４のエミッタは
すべて共に接続され、かつ電流制御接続点２０４に接続
される。トランジスタ１７６．１８６および１９６のエ
ミッタは同様に共に接続され、かつ電流制御接続点２０
６に接続される。トランジスタ１７８．１８８および１
９８のエミッタもまた、共に接続され、かつ電流制御接
続点２０８に接続される。電流制御接続点２０４．２０
６および２０８は、電圧制御電流源２１４．２１６およ
び２１８の電流出力にそれぞれ接続され、その電圧制御
接続点はすべてＶｃに接続される。電流制御接続点２０
４．２０６および２０８はさらに、非活性化またはバイ
パストランジスタ２２４．２２６および２２８のエミッ
タにそれぞれ接続される。非活性化トランジスタ２２４
．２２６および２２８のベースは遅延選択信号２０のＮ
ｏｍ、Ｌｉτ１およびＥａｒｌｙ構成要素にそれぞれ接
続され、かつコレクタはすべて、共にかつＶｃｃに接続
される。

第４Ａ図および第４Ｂ図に示された可変遅延発生器２４
は、２個の電流ミラー２４０および２６０をさらに含む
。電流ミラー２４０は電圧制御電流源２４２からなる入
力分岐を有し、その電流出力はＰＮＰ）ランジスタ２４
４のコレクタに接続され、そのエミッタは外部ユニット
遅延期間調整手段２５の端子２４５に接続される。電流
ミラー２４０は、そのベースがトランジスタ２４４のベ
ースに接続され、かつそのエミッタが外部ユニット遅延
期間調整手段２５の端子２４９に接続されたＰＮＰトラ
ンジスタ２４８からなる出力分岐をさらに含む。トラン
ジスタ２４８のコレクタは、電流ミラー２４０の電流出
力を形成する。以下で述べられるように、外部ユニット
遅延期間調整手段２５は多くの形状を有してもよい。典
型的な形状は第４Ｂ図に示されるものであり、そこでは
端子２４５が抵抗器２４６を介してＶｃｃに接続され、
かつ端子２４９が抵抗器２５０を介してＶｃＣに接続さ
れる。

電流ミラー２６０は電圧制御電流源２６２からなる入力
分岐を含み、その電流出力はＰＮＰ）ランジスタ２６４
のコレクタに接続され、そのエミッタは抵抗器２６６を
介してＶｃｃに接続される。

電流ミラー２６０は２個の出力分岐をさらに含み、その
第１のものは、そのベースがトランジスタ２６４のベー
スに接続され、かつそのエミッタが抵抗器２７０を介し
てＶｃｃに接続されたＰＮＰトランジスタ２６８からな
る。第２の分岐は、そのベースがトランジスタ２６４お
よび２６８のべ−スに接続され、かつエミッタが抵抗器
２７４を介してＶｃｃに接続されたトランジスタ２７２
からなる。トランジスタ２６８および２７２のコレクタ
は、電流ミラー２６０の第１のおよび第２の出力分岐を
それぞれ形成する。電流ミラー２４０の出力は、電圧制
御電流源２６２とトランジスタ２６４のコレクタとの間
の接合部で電流ミラー２６０の入力分岐に接続される。

電流ミラー２６０の第１のおよび第２の出力は、電流制
御接続点２０４および２０６にそれぞれ接続される。

ユニット遅延期間調整手段２５における抵抗器２４６お
よび２５０はオフチップに置かれ、かつユーザにより選
択されてもよい値を有する。同時に、それらは電流ミラ
ー２４０の電流転送比を調整するための手段を形成し、
かつより精巧で、可能な限りダイナミックに変更可能な
回路が２個の抵抗器の代わりに用いられ得ることが理解
されるであろう。

電圧制御電流源２４２および２６２は各々、そのエミッ
タが抵抗器を介して接地に接続されたＮＰＮトランジス
タからなる。各々のこのようなトランジスタのベースは
、電圧制御電流源２４２および２６２の電圧制御入力を
形成し、かつそれらは両方ともＶｃに接続される。トラ
ンジスタのコレクタは、それぞれの電圧制御電流源２４
２および２６２の電流出力を形成し、かつ上記のように
接続される。

再度第４Ａ図を参照すると、インバータ１８０は第２の
反転出力を有し、それはインバータ２８０を介して２分
周カウンタ１５６および１６分周カウンタ１５８のクロ
ック入力に接続される。インバータ１９０は第２の反転
出力を有し、それはインバータ２９０を介してＮＯＲゲ
ート１５４の第３の入力に接続される。ＮＯＲゲート１
５４の出力は、Ｄフリップフロップ１５０のＣ１ｒ入力
に戻って、かつまたＤフリップフロップ２９２のクロッ
ク入力にも接続される。ｐフリップフロップ２９２のＤ
入力はＶｃｃに接続され、かつＣ１ｒ入力は固定遅延２
９４を介してＣ１ｋ２ｘ信号に接続される。Ｄフリップ
フロップ２９２のＱ出力は、可変遅延発生器２４のＰＭ
ＦＭデータ出力２８を形成する。

第４Ａ図および第４Ｂ図に示されるような可変遅延発生
器２４の動作が、今から述べられる。回路が静止してい
るとき、Ｄフリップフロップ１５０は、そのＱ出力が０
になりかつＱ出力が１になるようにクリアされている。

Ｄフリップフロップ１５０のｑ出力は２分周カウンタ１
５６および１６分周カウンタ１５８のＣ１ｒ入力に接続
され、それによって、そのクロック入力におけるいかな
るアクティビティにもかかわらず、そのＱ出力を０に強
制する。データセレクタ１６０への両方の入力が０であ
るので、その反転出力は、フロッピィ／ハード信号の状
態にもかかわらす１である。

これは、ＮＯＲゲートへの他の２個の入力の状態にもか
かわらず、ＮＯＲゲート１５４の出力を０に強制する。

Ｄフリップフロップ１５０の出力はＣＣ０１５２のトリ
ガ入力に接続され、それはＮＡＮＤゲート１７０への差
動入力である。論理的には、ＮＡＮＤゲート１７０への
差動入力は、Ｄフリップフロップ１５０のＱ出力に接続
された名目上の人力として動作する。Ｄフリップフロッ
プ１５０のＱ出力が０であるので、ＮＡＮＤゲート１７
０の出力は１に強制され、それによって、インバータ１
８０の出力を０に、かつインバータ１９０の出力を１に
強制する。インバータ１８０の第２の出力における０レ
ベルはインバータ２８０により反転され、２分周カウン
タ１５６および１６分周カウンタ１５８へのクロック入
力がルベルのままであることを引き起こす。

ＮＯＲゲート１５４の出力が、Ｄフリップフロップ１５
０のＱ出力およびデータセレクタ１６０の反転出力の両
方が０にされるまで、０のままであるニーとがわかる。

さらに、もしＮＯＲゲート１５４の他の２個の入力が０
にされる前に、インバータ２９０の出力がルベルにされ
るならば、ＮＯＲゲート１５４の出力は、インバータ２
９０の出力が同様に０に戻るまで０のままである。Ｄフ
リッププロップ２９２のクロック入力はそれゆえに、こ
れが起こるまで０レベルのままである。

（固定遅延２９４により遅延されるような）Ｃ１ｋ２ｘ
信号がＤフリップフロップ２９２を繰返しクリアしてい
るので、゛可変遅延発生器２４のＰＭＦＭデータ出力を
構成する、Ｄフリップフロップ２９２のＱ出力は０であ
る。

パルスがＭＦＭｄａｔａ−２ラインに達すると、Ｄフリ
ップフロップ１５０は１でロードする。Ｑ出力が０にな
り、それによって２分周カウンタ１５６および１６分周
カウンタ１５８の連続クリアを終える。ＮＯＲゲート１
５４の第１の入力が０になるが、ＮＯＲゲート１５４の
第２の入力がハイのままであるので、出力は０レベルの
ままである。同時に、Ｄフリップフロップ１５０のＱ出
力が１になる。ＮＡＮＤゲート１７０の第２の入力もま
たルベルであるので、ＮＡＮＤゲート１７０の出力が０
になる。この変化は−ＮＡＮＤＮＯＲゲート１５４−タ
１８０およびインバータ１９０の出力から電流制御接続
点２０４．２０６および２０８をそれぞれ介して引かれ
る電流レベルにより決定された速度で、インバータ１８
０および１９０を介して伝搬する。ＣＣ０１５２の動作
は、上記のキャンベルの特許においてさらに述べられる
。インバータ１９０の出力は最後に１から０に変化し、
かつもしＤフリップフロップ１５０のＱ出力が１に設定
されたままならば、再循環し、かつＮＡＮＤゲート１７
０の出力がそのルベルに戻るのを引き起こす。ゲート１
７０．１８０および１９０の出力は、Ｄフリップフロッ
プ１５０のＱ出力が０に戻るまで、この態様で、かつ電
流制御接続点２０４．２０６および２０８を介して引か
れる電流により決定された周波数で発振し続ける。

Ｄフリップフロップ１５０のＱ出力からの最初のトリガ
端縁の効果がインバータ１８０の第２の反転出力に達し
、その出力がルベルに上がるのを引き起こすとき、２分
周カウンタ１５６および１６分周カウンタ１５８のクロ
ック入力は１から０のレベルに降下する。これは、それ
らが立上がり縁トリガされるので、カウンタに効果をも
たらさない。最初のトリガの効果がインバータ１９０の
第２の出力に達し、それを０レベルにすると、インバー
タ２９０はＮＯＲゲート１５４の第３の入力がハイにな
るのを引き起こす。上記のように、これは、データセレ
クタ１６０の反転出力がハイのままであるので、ＮＯＲ
ゲート１５４の出力に効果をもたらさない。最初のトリ
ガの効果はそれから、ＮＡＮＤゲート１７０にぐるりと
回って伝搬し、かつ最後にインバータ１８０の第２の出
力をその０レベルに戻す。これは、２分周カウンタ１５
６および１６分周カウンタ１５８のクロック入力に立上
がり縁を生じる。１６分周カウンタ１５８の増分可能化
入力は、このとき２分周カウンタ１５６のＱ出力からの
０であり、そのため１６分周カウンタ１５６は増分しな
い。２分周カウンタ１５６はクロックの各立上がり縁で
増分し、そのため、そのＱ出力が今では１に変えられる
。もしフロッピィ／ハード信号がハードに設定され、チ
ップがハードディスクに関連のより高い速度で用いられ
ていることを示すならば、データセレクタ１６０はその
ルベルの反転、すなわち０をＮＯＲゲート１５４の第２
の入力に通過させる。ＮＯＲゲート１５４の出力は、今
まで通りこの遷移により即座には影響されない、なぜな
らインバータ２９０の出力から入ってくる、ＮＯＲゲー
ト１５４の第３の入力がハイのままであるからだという
ことに注目されたい。しかしながら、ＣＣ０１５２にお
ける最初のトリガの効果が一旦インバータ１９０の第２
の出力に達すると、インバータ２９０の出力はその最初
の０レベルに戻り、それによってＮＯＲゲート１５４へ
の３個の入力をすべてローにし、かつその出力をハイに
強制する。

データセレクタ１６０の反転出力が、インバータ２９０
の出力における立下り縁がＮＯＲゲート１５４の出力に
もたらす効果を可能化するかまたは不能化する信号とし
て作用することがわかる。

ＣＣ０１５２の最初のトリガの効果は、それゆえに、Ｍ
ＦＭｄａｔａ−２ライン２２上のパルスの立上がり縁が
ＮＯＲゲート１５４の出力に達する前に２度、３個のゲ
ート１７０．１８０および１９０のすべてを介して伝搬
しなければならない。

同様に、もしフロッピィ／ハード信号がフロッピィに設
定され、チップがフロッピィディスクのより低いデータ
速度で動作していることを示すならば、ＣＣ０１５２の
トリガが総計１６回、ゲート１７０．１８０および１９
０を介して伝搬されるまで、ＭＦＭｄａｔａ−２ライン
２２上のパルスの立上がり縁がＮＯＲゲート１５４の出
力に達しないことがわかる。ＮＯＲゲート１５４の出力
が最終的にハイになると、Ｄフリップフロップ１５０が
クリアされ、そのｑ出力が１に強制される。

これはそのとき、ＮＯＲゲート１５４の出力を０に戻し
、Ｄフリップフロップ１５０のクリア動作を終えかつＭ
ＦＭｄａｔａ−２ライン２２上の他のパルスのためにそ
れを作動可能にする。Ｄフリップフロップ１５０のｑ出
力の、ハイのレベルへの復帰もまた、ＣＣ０１５２の発
振を停止し、かつ２分周カウンタ１５６および１６分周
カウンタ１５８をクリアする。ＮＯＲゲート１５４の出
力で示された迅速なパルスは、ルベルをＤフリップフロ
ップ２９２のＱ出力にクロックし、そのレベルは、Ｃ１
ｋ２ｘの次の立上がり縁に続く固定遅延期間の後クリア
される。

ＭＦＭｄａｔａ−２ライン２２上で可変遅延発生器２４
に入る各パルスは、電流制御発振器１５２の発振周波数
に依存する遅延期間の後、ＰＭＦＭデータライン２８上
に再発生されることがわかる。ＣＣ０１５２の発振周波
数は、第４Ｂ図に示されたトランジスタの配置により、
ＮＡＮＤゲート１７０、インバータ１８０およびインバ
ータ１９０の出力から引かれる電流に順に依存する。こ
れは、トランジスタ２２８．１７８．１８８および１９
８、電流制御接続点２０≧１び電圧制御電流源２１８か
らなるサブ回路３１８をまず参照することにより述べら
れる。上で述べられたように、トランジスタ１７８．１
８８および１９８は電流スプリッタとして作用するよう
にｖｂｂにより偏倚される。これは、ゲート１７０．１
８０および１９０の出力に対する遷移時間が、それらか
ら引かれる電流レベルに依存するが、互いに分離される
のを可能にする。

もし非活性化トランジスタ２２８が導通していないなら
ば、電圧制御電流源２１８により、接続点２０８を介し
て引かれる電流はすべて、電流スプリッタ１７８．１８
８および１９８を介してゲー）１７０．１８０および１
９０の出力から引かれる。第４Ｂ図に示された他のトラ
ンジスタがどれも、このような出力から電流を引いてい
ないと仮定すると、電圧制御電流源２１８の電圧制御入
力の電圧レベルは、ＣＣ０１５２の動作の周波数から十
分に決定される。発振器ループ自体と、電流スプリッタ
トランジスタ１７８．１８８および１９８は、電圧制御
電流源２１８と同様に、第２図に示されるように、マス
タループ発振器５０の電流制御発振器１０２および電圧
制御電流源１１８と同じように配置されることがわかる
。すべての対応する構成要素は実際に互いに整合され、
その特徴は、それらがすべて同じチップ上に置かれると
いう事実により可能になる。電圧制御電流源１１８およ
び２１８の両方の電圧制御入力が同じ電圧Ｖｃに接続さ
れるので、ＣＣ０１５２は、ＣＣ０１０２と実質的に同
じ周波数で発振する。第２図における４分周カウンタ１
０４および第１図における１６分周カウンタ５４を参照
すると、これらのＣＣＯの発振期間がハードディスクモ
ードではビットセル時間の１／４であり、かつフロッピ
ィモードではビットセル時間の１７３２であることがわ
かる。しかし、トリガ端縁がハードディスクモードで２
回、かつフロッピィモードで１６回、ＣＣ０１５２にお
ける発振器ループを介して伝搬するので、ＭＦＭｄａｔ
ａ−２ライン２２上で可変遅延発生器２４に入るパルス
は、ビットセル時間の約半分だけ遅（、ＰＭＦＭデータ
ライン２８上に一貫して再発生される。

Ｅａｒｌｙ信号がそのロー（活性）の状態であるとき、
非活性化トランジスタ２２８が導通していないことに注
目されたい。Ｅａｒｌｙがハイであるとき、非活性化ト
ランジスタ２２８が導通し、かつ電圧制御電流源２１８
が電流スプリッタトランジスタ１７８．１８８および１
９８を介するよりもむしろそれを介して引く。トランジ
スタ２２８はこのように、Ｅａｒｌｙ信号が不活性であ
るとき、ＣＣ０１５２のための制御接続点として電流制
御接続点２０８を効果的に非活性化するように働く。

非活性化トランジスタ２２６、ダイオードトランジスタ
１７６．１８６および１９６、電流制御接続点２０６な
らびに電圧制御電流源２１６を構成するサブ回路３１６
は、サブ回路３１８と同様に動作する。同様に、非活性
化トランジスタ２２４、ダイオードトランジスタ１７４
．１８４および１９４、電流制御接続点２０４ならびに
電圧制御電流源２１４からなるサブ回路３１４もまた、
サブ回路３１８および３１６と同じように動作する。し
かしながら、電流制御接続点２０６および２０４はさら
に、それらに、電流ミラー２６０の第２のおよび第１０
）出力分岐をそれぞれ接続している。これらの出力分岐
は、ダイオードトランジスタをバイパスするように、電
圧制御電流源２１６および２１４により引かれる電流の
ための付加的経路を設ける。見られるように、電流ミラ
ー２６０の第２の電流出力分岐は、電圧制御電流源２１
６により、その接続点を介して引かれる電流の４％ない
し８０％のオーダで、電流制御接続点２０６に、制御さ
れた小数部を与える。同様に、電流ミラー２６０の第１
の出力分岐は、電圧制御電流源２１４により制御接続点
を介して引かれる電流の（２％ないし４０％のオーダの
）異なる制御された少数部を電流制御接続点２０４に与
える。

このように、遅延選択信号Ｅａｒｌｙ％Ｎａｍもしくは
Ｌａｔｅまたはその組合わせのうちの１個を活性化する
ことにより、ゲー）１７０．１８０および１９０の出力
から引かれる電流の異なるレベルが選択されてもよい。

引かれる電流の異なるレベルは、ＣＣ０１５２が、異な
る周波数で動作するのを引き起こし、それによって、Ｍ
ＦＭｄａｔａ−２パルスが可変遅延発生器２４への入力
に達する時間と、それがＰＭＦＭデータ出力２８で再発
生される時間との間に、選択可能な遅延期間を生じる。

さらに、電流ミラー２６０の第１のおよび第２の出力分
岐上の電流レベルがアナログ信号であるので、選択可能
なこれらの遅延期間の各々は、連続する量により調整さ
れてもよい。

電流ミラー２６０の第１のおよび第２の出力上の電流レ
ベルは以下の式によりそれぞれ与えられる、すなわち Ｉ４　−　　（Ｉ　　１−１２）　　　（１２８８／Ｒ
２）　Ｏ）Ｉｓ　　−（Ｉｔ　　−１２）　　　（Ｒ２
ＧＧ／Ｒ２）　４　）となり、ここでは、■、は電圧制
御電流源２６２により引かれる電流であり、かつ１２は
電流ミラー２４０の電流出力である。Ｒ２フ。はＲ２，
６に等しく設定され、かつＲ２？　４はＲ２！　！の３
分の２に設定され、それによって、接続点２０６に注入
される電流レベル１６を、接続点２０４に注入される電
流レベルｌ、の１．５倍に固定する。

１．５という数字は、ＣＣ０１５２の電流対時間の遅延
関係における非線形性を補償するために選ばれた。これ
は、もし名目上の予補償遅延期間が、早い遅延期間より
も１ユニツト遅延だけ大きいと考えられるならば、遅い
予補償遅延期間は、早い遅延期間よりも２ユニツト遅延
だけ大きくなることを保証する。付加的出力分岐が電流
ミラー２６０に付加されてもよく、かつ他の遅延期間選
択を与えるようにＣＣ０１５２の他の電流制御接続点に
接続されてもよく、かつ出力分岐に対する種々の電流転
送比が、システム内の種々の非線形性を補償するように
選択されてもよいことがわかる。

電流ミラー２４０の電流出力Ｉ２は、以下のように、ユ
ニット遅延期間調整手段２５における外部抵抗器の関数
である。

１ｚ−Ｉｓ　　（Ｒｚ＊ｓ／Ｒ２５ｏ）この公式におけ
る！、は電流ミラー２６０に対する公式における！、と
同じである、なぜなら電圧制御電流源２４２における構
成要素が電圧制御電流源２６２における対応する構成要
素に整合され、かつ各々の電圧制御接続点がＶｃに接続
されるからである。方程式内のＩ２を電流ミラー２６０
に置換えると、以下のようになることがわかる。

Ｉｓ　＝１＋　　（１−Ｒｚａｓ／Ｒｚｉｏ）Ｉｓ−（
１，５）Ｉｔ　　（１−Ｒ２＊ｓ／Ｒｚｉｏ）電圧制御
電流源２１４．２１６および２１８内の構成要素がすべ
て、電圧制御電流源２４２および２６２（ならびに同様
に１１８）内のものに整合されるので、それらがそのそ
れぞれの電流制御接続点２０４．２０６および２０８か
ら引く電流レベルはすべて！、に等しい。このように、
ＣＣ０１５２から接続点２０４に通過する電流は、接続
点２０４がトランジスタ２２４により活性化されるとき
、 ｌＮａ１ｌ＝”　（Ｒｚ＋ｓ／Ｒ２１ｏ）となる。同様
に、ＣＣ０１５２から接続点２０６に通過する電流は、
接続点２０６がトランジスタ２２６により活性化される
とき、 ＩＬＢｔ（、−（１−５）　ＩＩ　　（Ｒ２４ｓ　／Ｒ
ｚ　ｓ　ｏ　）となる。付加的電流が接続点２０８内に
注入されていないので、接続点２０８がトランジスタ２
２８により活性化されるとき、ＣＣ０１５２から接続点
２０８に通過する電流は、 ＩＥａｒｌｙ　−１１ となる。

このように、（Ｉ、により生じられる基本的遅延期間を
越えた）０．１または２ユニット遅延期間が選択され得
るだけでなく、ユニット遅延期間はそれ自体、外部抵抗
器Ｒ２４ｇおよびＲ２ｇ。

の選択を介して連続して調整されてもよいことがわかる
。さらに、これらの抵抗器の選択は、ある絶対時間期間
でなくビットセル時間の関数として、ユニット遅延期間
を設定する。これは”　Ｅａｒｌｙ、ＩＮｏｗおよびＩ
Ｌａｔｅがすべて１１の関数であるので真である。夏１
は、ビット速度発振器５０において電流制御接続点１２
０を介してＣＣ０１０２から引かれるのと同じ電流レベ
ルであり（第２図参照）、かつＣＣ０１０２内の構成要
素がＣＣ０１５２内の対応する構成要素に整合されるの
で、ビット速度発振器５０の発振期間のいかなる変化も
、■、がＣＣ０１５２内に引き起こす基本的時間遅延の
、対応する変化を引き起こす。

電流ミラー２６０は第４Ｂ図の回路においては本質的な
ものではなく、その代わり、電流ミラー２４０は、第２
の出力分岐ならびに電流制御接続点２０４および２０６
に直接に接続された２個の出力分岐を与えられてもよい
。しかしながら、電流ミラー２６０を含むことにより２
つの利点が与えられる。第１に、電流ミラー２４０内の
第２の出力分岐は、電流転送比調整手段２５における付
加的外部抵抗器の利用を必要とするかもしれない。

これは、チップを動作するのに必要な外部構成要素の数
を最小にするのが望ましいので、損害となるであろう。

電流ミラー２６０は、付加的外部抵抗器を避けながら、
第２の出力分岐を生じる１つの方法を提供する。

第２に、望ましいユニット予補償遅延期間がビットセル
時間の約１％ないし２０％の範囲にわたる。■１により
引き起こされる基本的遅延期間は、（上記の工うに）ビ
ットセル時間の半分であるので、もし電流ミラー２４０
の出力分岐が、２０４のような電流制御接続点に直接に
接続されたならば、比Ｉ　２　／　Ｉ　＋に対する所望
の範囲が２％ないし４０％になることがわかる。これは
、電流ミラーの動作の不正確度を引き起こす。なぜなら
この形式の電流ミラーの正確度はＶａ　Ｅ　２４　＊、
；ＶＢＥ２，６である近似値に依存するからである。こ
の近似値は、もはや持続しない。電流ミラー２６０を含
むことにより、この問題は緩和される、なぜならＩ２／
Ｉ、に対する所望の範囲が６０％ないし９８％になり、
その百分率が電流ミラー２４０の正確度をあまり劣化さ
せないがらである。

この発明は、その特定の実施例に関して述べられ、かつ
様々な変更が当業者に明らかになるであろう。たとえば
、制御接続点２０４もしくは２゜６に（または電流ミラ
ー２４０における端子２４９に）注入される電流は、ダ
イナミックに変化し得る電流源のような、ここで述べら
れるもの以外の方法により発生されてもよい。他の例と
して、電圧制御電流源２１４．２１６および／または２
１８の調整されているがまたは調整されていない電流出
力を、ＣＣ０１５２内の遅延エレメントの制御入力に結
合するために、他の方法が用いられてもよい。さらに他
の例として、上記で用いられるトランジスタはバイポー
ラであるが、Ｍｏｓトランジスタまたは他の形式のスイ
ッチを用いた他の回路が考案されてもよい。これらのな
らびに多くの他の修正および改良が、発明の範囲内にあ
る。

【図面の簡単な説明】

第１図は、この発明を組入れる集積回路チップの一部の
ブロック図を示す。 第２図は、第１図に示されたマスタループ発振器の詳細
を示す。 第３図は、第１図に示された予補償選択発生器の詳細を
示す。 第４Ａ図およびＭ２Ｒ図は、第１図に示された可変遅延
発生器の詳細を示す。 図において、１８は予補償選択発生器、２０は遅延選択
信号、２４は可変遅延発生器、１２０．２０４．２０６
および２０８は電流制御接続点である。 特許出願人　アドバンスト−マイクロ・ディバイシズ・
インコーポレーテッド

Claims (17)

【特許請求の範囲】
1. （１）遅延選択信号に関連して用いるための、データ信
   号の経路に遅延を生じるための装置であって、 少なくとも第１のおよび第２の遅延制御接続点と、 制御された遅延手段と遅延制御接続点の活性化されたも
   のとの間を通過する電流レベルに応答する持続期間を有
   する遅延を生じるための、データ信号の経路に挿入され
   る制御された遅延手段と、 遅延選択信号の状態に応答して、遅延制御接続点のうち
   の１個を活性化するための接続点活性化手段とを含む、
   装置。
2. （２）第２の遅延制御接続点が活性化されるとき、制御
   された遅延手段と第２の遅延制御接続点との間を通過す
   る電流レベルを、実質的に連続する量により調整するた
   めの手段をさらに含む、特許請求の範囲第１項に記載の
   装置。
3. （３）第２の遅延制御接続点および制御された遅延手段
   の両方が単一チップ上に置かれ、第２の遅延制御接続点
   が活性化されるとき、制御された遅延手段と第２の遅延
   制御接続点との間を通過する電流レベルを、単一チップ
   に対して外部的に調整可能な量により調整するための手
   段をさらに含む、特許請求の範囲第１項に記載の装置。
4. （４）データ信号がビットセル時間を有し、かつ調整手
   段は、制御された遅延手段と第２の遅延制御接続点との
   間を通過する電流レベルがビットセル時間の関数として
   調整可能である、特許請求の範囲第３項に記載の装置。
5. （５）第２の遅延制御接続点および制御された遅延手段
   の両方が単一チップ上に置かれ、 マスタ発振器クロック期間を有するクロック信号を発生
   するためのマスタ発振器手段と、 遅延の持続期間がマスタ発振器クロック期間の関数とし
   て単一チップに対して外部的に調整可能になるように、
   制御された遅延手段と第２の遅延制御接続点との間を通
   過する電流レベルを調整するための手段とをさらに含む
   、特許請求の範囲第１項に記載の装置。
6. （６）第２の遅延制御接続点および制御された遅延手段
   の両方が単一チップ上に置かれ、 マスタ発振器制御接続点と、 マスタ発振器手段とマスタ発振器制御接続点との間を通
   過する電流レベルに応答するマスタ発振器クロック期間
   を有するクロック信号を発生するための、単一チップ上
   に置かれたマスタ発振器手段と、 マスタ発振器手段とマスタ発振器制御接続点との間を通
   過する電流レベルの実質的な線形関数として、単一チッ
   プに対して外部的に調整可能な量により、制御された遅
   延手段と第２の遅延制御接続点との間を通過する電流レ
   ベルを調整するための、単一チップ上に置かれた手段と
   をさらに含む、特許請求の範囲第１項に記載の装置。
7. （７）遅延選択信号および基準クロック信号に関連して
   用いるための、ビットセル時間を有するデータ信号を遅
   延するための装置であって、基準クロック信号はビット
   セル時間を示す周波数を有し、 出力を有しかつ基準クロック信号に結合された入力を有
   する基準信号コンバータへの周波数と、 主制御入力が、基準信号コンバータへの周波数の出力に
   結合され、かつ主制御入力で基準信号の予め定められた
   関数である遅延期間を生じる可変遅延発生器とを含み、
   その可変遅延発生器が、遅延選択信号に応答して、少な
   くとも第１のおよび第２の関数から、予め定められた関
   数を選択するための手段を含む、装置。
8. （８）第２の関数から生じる遅延期間が、第１の関数か
   ら生じる遅延期間に比例定数だけ比例し、可変遅延発生
   器が、ユニット遅延期間調整手段に応答して、比例定数
   を調整するための手段をさらに含む、ユニット遅延期間
   調整手段にさらに関連して用いるための、特許請求の範
   囲第７項に記載の装置。
9. （９）基準信号が電圧信号であり、可変遅延発生器が、 時間遅延特性および遅延エレメント制御入力を有する遅
   延発生器電流制御遅延エレメントと、 各々が電流出力を有し、かつ各々が、電圧制御入力が可
   変遅延発生器の主制御入力に結合された第１のおよび第
   ２の電圧制御電流源とをさらに含み、第１のおよび第２
   の電圧制御電流源が、実質的に整合されるＶ−Ｉ特性を
   有し、 比例定数を調整するための手段が、ユニット遅延期間調
   整手段に応答して、第２の電圧制御電流源の電流出力を
   調整するための手段を含み、さらに 予め定められた関数を選択するための手段が、遅延選択
   信号に応答して、第１のおよび／または第２の電圧制御
   電流源の電流出力を遅延エレメント制御入力に結合する
   ための手段を含む、特許請求の範囲第８項に記載の装置
   。
10. （１０）結合するための手段が、 遅延エレメント制御入力と第１の電圧制御電流源の電流
    出力との間に接続された第１のトランジスタと、 遅延エレメント制御入力と第２の電圧制御電流源の電流
    出力との間に接続された第２のトランジスタとを含み、
    第１のおよび第２のトランジスタが電流スプリッタとし
    て接続され、さらに 第１の電流経路端子が第１の電圧制御電流源の電流出力
    に接続され、かつ制御端子が遅延選択信号に結合され、
    遅延選択信号に応答して、第１の電圧制御電流源により
    発生された実質的にすべての電流の流れのための経路を
    開くかまたは閉じて、遅延エレメント制御入力をバイパ
    スする第１の非活性化スイッチと、 第１の電流経路端子が第２の電圧制御電流源の電流出力
    に接続され、かつ制御端子が遅延選択信号に結合され、
    遅延選択信号に応答して、第２の電圧制御電流源により
    発生された実質的にすべての電流の流れのための経路を
    開くかまたは閉じて、遅延エレメント制御入力をバイパ
    スする第２の非活性化スイッチとを含む、特許請求の範
    囲第９項に記載の装置。
11. （１１）第２の電圧制御電流源の電流出力を調整するた
    めの手段が、ユニット遅延期間調整手段に結合された第
    １の電流ミラーを含み、その第１の電流ミラーが入力分
    岐および出力分岐を有し、その入力分岐は、電圧制御入
    力が可変遅延発生器の主制御入力に結合された電圧制御
    電流源を含み、第１の電流ミラーの入力分岐における電
    圧制御電流源は、第２の電圧制御電流源のＶ−Ｉ特性に
    実質的に整合されるＶ−Ｉ特性を有し、第１の電流ミラ
    ーの出力分岐は、第２の電圧制御電流源の電流出力に結
    合され、それによって、第２の電圧制御電流源により発
    生される電流の流れを減じるかまたは増加させる、特許
    請求の範囲第９項に記載の装置。
12. （１２）入力分岐および出力分岐を有する第２の電流ミ
    ラーをさらに含み、第２の電流ミラーの入力分岐が、電
    流出力を有し、かつ電圧制御入力が可変遅延発生器の主
    制御入力に結合された電圧制御電流源を含み、第２の電
    流ミラーの入力分岐における電圧制御電流源は、第１の
    電流ミラーの入力分岐における電圧制御電流源のＶ−Ｉ
    特性に実質的に整合されるＶ−Ｉ特性を有し、第１の電
    流ミラーの出力分岐が第２の電流ミラーの入力分岐にお
    ける電圧制御電流源の電流出力に結合されるように、第
    ２の電流ミラーが第１の電流ミラーと第２の電圧制御電
    流源の電流出力との間に結合され、かつ第２の電流ミラ
    ーの出力分岐が第２の電圧制御電流源の電流出力に結合
    される、特許請求の範囲第１１項に記載の装置。
13. （１３）可変遅延発生器が、 電流出力を有し、かつ電圧制御入力が可変遅延発生器の
    主制御入力に結合された第３の電圧制御電流源をさらに
    含み、その第３の電圧制御電流源は、第１の電圧制御電
    流源のＶ−Ｉ特性に実質的に整合されるＶ−Ｉ特性を有
    し、さらに ユニット遅延期間調整手段に応答して、第３の電圧制御
    電流源の電流出力を調整するための手段を含み、 第１のおよび／または第２の電圧制御電流源の電流出力
    を結合するための手段が、遅延選択信号に応答して、第
    １の、第２のおよび／または第３の電圧制御電流源の電
    流出力を遅延エレメント制御入力に結合するための手段
    を含む、特許請求の範囲第１１項に記載の装置。
14. （１４）基準信号コンバータへの周波数が、位相ロック
    されたループを含み、 基準信号コンバータへの周波数の入力に結合された入力
    と、 電流制御入力を有する電流制御発振器と、 電圧制御入力が電圧コンバータへの周波数の出力に結合
    され、かつ電流出力が電流制御発振器の電流制御入力に
    結合された発振器電圧制御電流源とを含み、その発振器
    電圧制御電流源は、Ｖ−Ｉ特性が、第１の電流ミラーの
    入力分岐における電圧制御電流源のＶ−Ｉ特性に実質的
    に整合され、 電流制御発振器が、遅延発生器電流制御遅延エレメント
    の時間遅延特性に整合される時間遅延特性を有する発振
    器電流制御遅延エレメントを含む、特許請求の範囲第１
    １項に記載の装置。
15. （１５）集積回路の外部のユニット遅延期間調整手段お
    よび遅延選択信号に関連して用いるための、ビットセル
    時間を有するデータ信号の経路に予補償遅延を生じるた
    めの集積回路であって、 マスタ電圧制御発振器を含み、それは 入力と、入力に結合された出力と、マスタ電流制御接続
    点と、マスタ電流対時間遅延関係とを有するマスタ電流
    制御時間遅延エレメントと、 マスタ電圧制御接続点を有し、かつ電流出力がマスタ電
    流制御接続点に結合されたマスタ電圧制御電流源とを含
    み、さらに マスタ電圧制御発振器がビットセル時間に対する既知の
    関係を有する期間で動作するように、制御電圧信号を発
    生するための手段を含み、マスタ電圧制御電流源の電流
    出力が、マスタ電圧対電流関係により制御電圧信号に関
    連し、さらに 入力と、出力と、第２の電流制御接続点と第２の電流対
    時間遅延関係を有する第２の電流制御時間遅延エレメン
    トを含み、第２の電流対時間遅延関係が、特定の電流範
    囲にわたりマスタ電流対時間遅延関係と実質的に同じで
    あり、さらに 電流出力が第２の電流制御接続点に結合された第１の電
    圧制御電流源を含み、その第１の電圧制御電流源の電流
    出力が、第１の電圧対電流関係により制御電圧信号に関
    連し、その第１の電圧対電流関係が、特定の電流範囲に
    わたりマスタ電圧対電流関係と実質的に同じであり、さ
    らに 電流出力が第２の電流制御接続点に結合された第２の電
    圧制御電流源を含み、その第２の電圧制御電流源の電流
    出力が、第２の電圧対電流関係により制御電圧信号に関
    連し、その第２の電圧対電流関係が、特定の電流範囲に
    わたりマスタ電圧対電流関係と実質的に同じであり、さ
    らに 電流出力が第２の電流制御接続点に結合された第３の電
    圧制御電流源を含み、その第３の電圧制御電流源の電流
    出力が、第３の電圧対電流関係により制御電圧信号に関
    連し、その第３の電圧対電流関係が、特定の電流範囲に
    わたりマスタ電圧対電流関係と実質的に同じであり、さ
    らに 第１の、第２のおよび第３の電圧制御電流源の電流出力
    間の相互作用を避けるための手段と、 遅延選択信号に応答して、第１の、第２のおよび／また
    は第３の電圧制御電流源の電流出力を第２の電流制御接
    続点から結合解除するための手段と、 入力分岐ならびに第１のおよび第２の出力分岐を有し、
    かつ第２の出力分岐に対する電流転送比とは異なる、第
    １の出力分岐に対する電流転送比を有する第１の電流ミ
    ラーとを含み、第１の出力分岐は第３の電圧制御電流源
    の電流出力に結合され、それによって、第３の電圧制御
    電流源により発生される電流の流れを変え、第２の出力
    分岐は第２の電圧制御電流源の電流出力に結合され、そ
    れによって、第２の電圧制御電流源により発生される電
    流の流れを変え、さらに 電流出力が第１の電流ミラーの入力分岐に結合された第
    １の付加的電圧制御電流源を含み、その第１の付加的電
    圧制御電流源の電流出力が、第１の付加的電圧対電流関
    係により制御電圧信号に関連し、その第１の付加的電圧
    対電流関係が、特定の電流範囲にわたりマスタ電圧対電
    流関係と実質的に同じであり、さらに 入力分岐および出力分岐ならびに電流転送比調整入力を
    有する調整可能電流転送比電流ミラーを含み、その調整
    可能電流転送比電流ミラーの出力分岐が、第１の付加的
    電圧制御電流源の出力に結合され、それによって、第１
    の付加的電圧制御電流源により発生される電流の流れを
    変え、さらに 電流出力が、調整可能電流転送比電流ミラーの入力分岐
    に結合された第２の付加的電圧制御電流源を含み、その
    第２の付加的電圧制御電流源の電流出力が、第２の付加
    的電圧対電流関係により制御電圧信号に関連し、その第
    ２の付加的電圧対電流関係が、特定の電流範囲にわたり
    マスタ電圧対電流関係と実質的に同じであり、さらに 電流転送比調整入力が、ユニット遅延期間調整手段に結
    合可能である、集積回路。
16. （１６）電力接続点をさらに含み、かつ第１の、第２の
    および／または第３の電圧制御電流源の電流出力を第２
    の電流制御接続点から結合解除するための手段が、 第１の電圧制御電流源の電流出力と電力接続点との間に
    結合された第１のバイパススイッチと、 第２の電圧制御電流源の電流出力と電力接続点との間に
    結合された第２のバイパススイッチと、 第３の電圧制御電流源の電流出力と電力接続点との間に
    結合された第３のバイパススイッチとを含み、 第１の、第２のおよび第３のバイパススイッチは各々、
    制御端子が遅延選択信号に結合された、特許請求の範囲
    第１５項に記載の集積回路。
17. （１７）遅延選択信号に関連して用いるための、データ
    信号を遅延するための装置であって、 第１のおよび第２の遅延制御手段と、 第１のおよび第２の遅延制御手段の活性化されたものに
    応答する持続期間を有する遅延を生じるための、データ
    信号の経路に挿入される制御された遅延手段と、 遅延選択信号に応答して、遅延制御手段のうちの１個を
    活性化するための手段とを含む、装置。