JPS63184948A - Ｐｃｍ信号再生装置の速度制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ　ｔ　　Ｒ−ＤＡＴのフォーマットの説明（第２図。

第３図） Ｇ２　　テープ速度制御回路の説明（第１図）Ｇ２−１
メインの制御系の説明（第１図、第４図〜第６図） Ｇ２−２フレームアドレス差のオフセントの除去の説明
（第１図、第５図、第７ 図、第８図） Ｇ２−３スタ一ト時等過渡状態における処理の説明（第
１図、第９図） Ｈ発明の効果 Ａ　産業上の利用分野 この発明は、回転ヘッド式ヘリカルスキャン型の再生装
置であって、特に取り扱う信号がＰＣＭ信号である場合
の記録媒体の速度制御に関する。

Ｂ　発明の概要 この発明は、回転ヘッド式ヘリカルスキャン型のＰＣＭ
信号の再生装置においては、記録されているＰＣＭ（信
号に付加されるブロックアドレス及びフレームアドレス
を用いて再生処理用メモリにデータブロックを書き込む
ことができれば再生することが可能であることを利用し
て、いわゆる再生時のトラッキングサーボを行なわない
場合においても、テープスピードを記録時と一致させる
ようにして良好な再生を行なえるようにしたものである
。

Ｃ従来の技術 回転ヘッドによりテープに斜めのトラックとしてＰＣＭ
（ヒしたオーディオ信号やビデオ信号を記録再生する装
面が知られている。

一般に回転ヘッド式の記録再生装置の場合、再生時、記
録トランク上を正しく回転ヘッドが走査するようにトラ
ッキングサーボがかけられている。

上記のようなＰＣＭ信号記録再生装置でも同様に、従来
は、例えばテープの幅方向の端部に記録されるコントロ
ール信号やＰＣＭ信号トラックに周波数分割あるいはエ
リア分割で記録されたパイロット信号を用いてトラッキ
ングサーボが行なわれる。

例えば８ミリビデオのＰＣＭオーディオ信号の記録再生
回路や回転ヘッド式のデジタルテープレコーダ（以下Ｒ
−ＤＡＴ）では上記のパイロット信号を用いたトラッキ
ングサーボが行われている。

Ｄ　発明が解決しようとする問題点 ところが、トラッキングサーボを行なう方式は、ヘッド
の回転方向に直交するいわゆる高さ方向の精度を高く調
整しなければならないとともに、２ヘツドの場合側ヘッ
ドの取り付は角間隔、いわゆる角度割も高い精度を必要
とし、ドラムが高価なものになってしまう。

また、特にＲ−ＤＡＴのフォーマットの場合、トラッキ
ングサーボ用のパイロット信号の記録エリアは複雑であ
ってしかも微妙な精度が必要となっていた。

さらには、ドラムとキャプスタンは全く別個にサーボを
行う必要があり、同一モータでドラムとキャプスタンを
駆動することはできず、その分コスト高となってしまっ
ている。

ところで、ＰＣＭ信号を記録する場合、ＰＣＭ信号は複
数ブロックを１フレームとし、各ブロックにブロックア
ドレス及びそのブロックが屈するフレームアドレスを付
加し、フレーム単位でインターリーブし、さらにエラー
訂正符号等を付加してその１フレームを斜めの１本のト
ラックあるいは２本以上のトラックとして記録するよう
にしている。

そして、再生時は、再生ＰＣＭ処理用のバアファＲＡＭ
に、同じフレームアドレスを有するブロックデータをそ
のブロックアドレスに従って順次書き込んで、デ・イン
ターリーブやエラー訂正デコード等の処理をし、再生処
理を行うようにする。

換言すれば、ＰＣＭ信号の場合、バアファＲＡＭに１フ
レ一ム分のデータが書き込めればトラッキング精度があ
まり良くなくても再生が可能である。

そこで、上記のようなコントロール信号やパイロット信
号を用いた、いわゆるトラッキングサーボを行なわない
ノントラッキングサーボ方式が考えられる。

しかし、この場合にも記録時のテープ速度と再生時のテ
ープ速度は種々の条件の違いから全く等しくなることは
な（、そのままでは再生時、同じトラックのデータを２
回再生してしまったり、１本分のトラックを飛ばして再
生してしまったりすることが生じるから、記録時と同じ
テープ速度で再生することは必要である。

この発明は、上記のようにノントラッキングサーボ方式
を採用するのに好適なテープ速度制御回路を提供するこ
とを目的とするものである。

Ｅ　問題点を解決するための手段 この発明は、ｎブロックで１フレームを構成するＰＣＭ
信号が、各ブロックにブロックアドレスおよびフレーム
アドレスが付加された状態で上記１フレームあたり斜め
の１本又はｍ本のトラックとして記録されている記録媒
体より、回転ヘッドにより上記ＰＣＭ信号を再生する装
置において、再生信号から得た再生フレームアドレスと
基準周期で変わる基準フレームアドレスとを比較し、両
者の差が一定となるように記録媒体の送り速度を制御す
るようにする。

Ｆ　作用 １フレームはｎブロックからなるものであり、フレーム
アドレスの変化の周期はテープ速度が一定であるなら一
定である。したがって、再生時、再生信号から抽出した
再生フレームアドレスが基準のフレームアドレスに対し
て常に一定の差（零を含む）となるようにされると、記
録媒体の速度は記録時と同じになるように制御される。

Ｇ　実施例 以下この発明の一実施例をＲ−ＤＡＴの場合を例にとっ
て図を参照しながら説明しよう。

Ｇ＋　　　ＲＤＡＴのフォーマットの説明まずＲ−ＤＡ
Ｔのフォーマットについて説明する。

周知のようにＲ−ＤＡＴは案内ドラムに対するテープの
巻きつけ角が９０°であって、アジマス角が異なる１８
０°対向の２個の回転ヘッドによりテープを斜めに走査
してこれら２ｔ［ｌａのヘッドにより交互に１本ずつの
トラックを形成してＰ’ＣＭ（ヒしたオーディオ信号を
記録し、再生するものである。

この場合に、ＰＣＭ信号は、２個のヘッドで記録される
トラック、すなわち、いわゆるプラスアジマスのトラッ
ク、マイナスアジマスのトラックの２本のトラック分を
１フレームどして、この１フレ一ム分のＰＣＭデータを
複数ブロック化し、各ブロックにブロックアドレス及び
フレームアドレスを付加して記録している。この場合、
１トランクには１２８ブロツクのＰＣＭデータが記録さ
れる。

そして１ブロツクの構成は第２図に示す通りで、２８８
ビツトで構成され、最初の８ビツトはブロック同期信号
、次の８ビツトＷｌはＰＣＭ−１０、次の８ビツトＷ２
はそのブロックのアドレス、次の８ビツトはＰＣＭ−Ｉ
Ｄ及びブロックアドレスのエラー検出あるいは訂正用の
パリティ、残りの２５６ビソトはＰＣ＋１データ及びそ
のパリティである。この場合ＰＣＭ−１０の下位４ビツ
トはこのブロックが所属するフレームのアドレスが挿入
される。

そして、この場合、ＰＣＭデータは１フレーム、すなわ
ちプラスアジマスのトラックとマイナスアジマスのトラ
ックからなる２トラツクで完結するインターリーブが施
こされている。そして、第３図に示すように、１トラツ
クには、左チャンネルの偶数番目のデータＬ　ｏ　＋　
Ｌ　２・・−Ｌｌ４３．８あるいは奇数番目のデータＬ
　Ｌｌ　Ｌ３−Ｌ　ｔｈｉｓと右チャンネルの奇数番目
Ｒ＋　、Ｒ３−Ｒ＋＋３ｓあるいは偶数番目のデータＲ
Ｏ，Ｒ２・−Ｒ＋４３ｇ、それぞれトラックの前半と後
半に分けられて記録され、再生時２（固のヘッドの一方
が例えばクロッグ（ギャップの目づまり）により再生が
不能になっても、訂正補間により再生信号を得ることが
できるように２トラツクにまたがって記録されている。

第３図においてＱはパリティデータである。

なお、フレームアドレスは１６フレームで循環スるよう
に付加されている。

そして、各トラックの始めと終りにはトラッキング用の
パイロット信号のエリアがあり、通常はその再生パイロ
ット信号を用いてトラッキングサーボが行なわれる。し
かし、この例ではこのパイロット信号を用いたトラッキ
ングサーボは全く行なわれない。

前述もしたようにフレームアドレス及びブロックアドレ
スによりＲＡＭ＆こデータを書き込めれば良く、また、
特に２トラツク完結のインターリーブのおかげで２つの
ヘッドの一方のヘッド出力が得られなくなった状態であ
っても補間によりデータは再生できるので、このような
ノントラッキングサーボ方式を採用しても十分再生が可
能なわけである。

Ｇ２テープ速度制御回路の説明 このノントラッキングサーボ方式を採用する場合にも前
述したようにテープスピードを記録時のスピードと一致
させるようにする必要があるが、そのサーボ回路のブロ
ック図の一実施例を第１図に示す。

Ｇ２−１メインの制御系の説明 第１図において、（１１は回転ヘッドで、説明の便宜上
、２烟の回転ヘッドを１個のヘッドとして示しである。

この回転ヘッド（１）の再生出力はロータリートランス
（２）、再生アンプ（３）、再生イコライザ回路（４）
、リミッタ（５）を順次介して再生フレームアドレス検
出回路（６）に供給される。この再生フレームアドレス
検出回路（６）では、再生信号から各ブロックのＰＣＭ
−Ｉｎの下位４ビツトのフレームアドレスが検出される
。検出された再生フレームアドレスは減算回路（７）に
供給される。

この再生フレームアドレスは、後述するように再生処理
用［？ＡＭの書き込みフレームアドレスとしても利用さ
れる。一方、ヘッド切り換え信号ＲＦＳＷＰの１６倍の
周波数の信号ＳＷＰが端子（８）を通じて分周器（９）
に供給されて１／１６に分周されこの分周器（９）より
１フレ一ム周期の信号が得られる。すなわち、フレーム
アドレスは１６フレームで循環的に繰り返すものである
し、ヘッド切り換え信号はその１周期が１フレームに相
当するからである。こうして得られた分周器（９）から
のフレーム周期の信号は基準フレームアドレス発生回路
（１０）に供給される。

この基準フレームアドレス発生回路（１０）は、４ビツ
トのカウンタで構成され、分周器（９）よりのフレーム
周期の信号を順次カウントする。そしてそのカウント値
、すなわち基準フレームアドレスが減算回路（７）に供
給される。この基準フレームアドレス発生回路（１０）
からの基準フレームアドレスは、また、１６進数で８だ
け加えられて後述するように再生信号処理用のＲＡＭの
読み出しフレームアドレスとしても利用される。

ところで、テープの走行速度が記録時と同一であるとす
れば、基準フレームアドレス発生回路（１０）からの基
準フレームアドレスは、１６進表示でＯＨ，ＬＨ，２Ｈ
・・・ＥＨ，ＦＨ，ＯＨ，ＩＨ、−と、ヘッド切り換え
信号ＲＦＳＷＰと第４図Ａ及びＢに示すように同じタイ
ミングで発生する。そして、この例の場合、テープが正
規の速度で走行する場合には基準フレームアドレスと再
生フレームアドレスは一致するように制御するもので（
第４図Ｃ参照）、減算回路（７）は正規のテープ走行速
度に対してどれだけ現在のテープ走行速度がずれている
かを測定する。こうして得られた減算結果（第４図Ｄ）
は加算回路（１１）に供給される。この加算回路（１１
）では１６進法で＋８を加算し、その加算出力がラッチ
回路（１２）に供給される。

一方端子（８）よりの信号ＳＷＰがクリア信号発生回路
（１３）に供給されてこれより１フレ一ム周期のクリア
パルス信号ＣＬＲ（第４図Ｇ）が得られ、このパルス信
号ＣＬＲがラッチ信号としてラッチ回路（１２）に供給
される。そのランチ出力はセレクタ（１４）を介して比
較回路（１５）に供給される。

一方、信号ＳＷＰ　　（第４図Ｅ）が１６進のダウンカ
ウンタ（１６）に供給され、また、このダウンカウンタ
（１６）はクリア信号発生回路（１３）よりのクリアパ
ルス信号ＣＬＲにより１フレームアドレス毎にクリアさ
れる。したがってダウンカウンタ（１６）より第４図Ｆ
に示すような１６進のカウント値出力が得られ、これが
４ビツトの信号として比較回路（１５）に供給される。

比較回路（１５）からはセレクタ（１４）を通じたラッ
チ回路（１２）の出力がダウンカウンタ（１６）の出力
よりも小さい時、ハイレベル、大きい時、ローレベルに
なる信号ＣＭＬ（第４図Ｈ）が得られる。この比較回路
（１５）の出力ＣＭｌ　はローパスフィルタ（１７）　
、加算回路（１Ｂ）、モータードライブ回路（１９）を
順次介してキャプスタン駆動モータ（２０）に供給され
、テープ速度が制御される。

なお、このキャプスタン駆動モータ（２０）に同軸的に
設けられている周波数発電機よりの信号ＦＧが周波数−
電圧変換回路（２１）に供給され、モータ（２０）の回
転速度に応じた電圧出力がこれより得られ、この電圧が
加算回路（１８）　、モータードライブ回路（１９）を
介してこのモータ（２０）に帰還されることによりこの
モータ（２０）に対していわゆる速度サーボがかけられ
ている。

以上の構成によりモータ（２０）には次のようなテープ
走行速度制御がなされることになる。

すなわち、減算回路（７）ではテープ走行速度のずれが
測定されるがその値はフレームアドレス差として得られ
る。そしてこの場合、両フレームアドレスが同一のとき
をＯとし、遅い方に−８、速い方に＋７としてフレーム
アドレス差を１６分割する。

そしてそのフレームアドレス差に応じた信号をＰｌｔＭ
化してキャプスクン駆動モータ（２０）に供給して制御
するものである。すなわちフレームアドレス差０ならば
ＰＷＭ出力をハイレベル期間二ローレベル期間＝８　二
８にし、＋１ならば７：９、−１ならば９ニアというよ
うにデユーティを制御して出力する。加算回路（１１）
において“８Ｈ”を加えたのはそのようにするためで、
ラッチ回路（１２）、比較回路（１５）　、ダウンカウ
ンタ（１６）によってこのＰＷＭ化の処理がされる。つ
まりダウンカウンタ（１６）の出力がラッチ出力よりも
大きい間はノ＼イレヘルを比較回路（１５）はコントロ
ール信号ＣＭｒとして第４図Ｈに示すように出力し、ラ
ッチ出力がダウンカウンタ（１６）の出力より大きくな
るとローレベルをコントロール信号Ｃ＋ｊ１１　として
出力してＰＷＭ（ヒするものである。

フレームアドレス差とＰＷＭ信号（ローパスフィルタ（
１７）の出力で示す）との関係を第５図に示す。

以上の動作を第６図のタイミングチャートを参照しなが
ら説明するに、同図■はヘッド再生出力をそれぞれ示し
、Ａは一方のヘッドの再生出力を、Ｂは１８０°対向の
アジマスが異なる別のヘッドの再生出力を示す。速度サ
ーボによりテープ速度が記録時と同一であるとすれば基
準フレームアドレス発生回路（１０）からの基準フレー
ムアドレスは同図■のように再生出力とタイミング的に
一致する。

そして、今、テープの位相が正規のものになっていると
した場合、再生フレームアドレスは同図■■のように１
６進表示することができる。この場合には比較回路（１
５）からのコントロール信号ＣＬが同図■■に示すよう
にハイレベル期間とローレベル期間が８＝８で一致する
デユーティ５０％のフレーム周期の信号となる。そして
このときはローパスフィルタ（１７）の出力は同図■◎
に示すように電源電圧をＶｃｃとしたときちょうどＶＣ
Ｃ／２の電圧が得られることになる。

次にテープスピードが速すぎるので、これを補正して遅
くする場合について説明するに、これは第６図■Ａ、Ｂ
、Ｃで表わしている。すなわち、第６図■Ａに示すよう
に再生フレームアドレスが例えば２フレ一ムアドレス分
だけ基準フレームアドレスのＯＨに対して大きくなって
いる場合を考える。この場合、比較回路（１５）からの
コントロール信号Ｃ？ｈ　はフレームアドレス差２に対
し、テープを遅くするためにフレームアドレス差−２に
相当する６：１０のデユーティの信号となる。このコン
トロール信号により再生フレームアドレスと基準フレー
ムアドレスとの差が１フレームになったら、−１に相当
するデユーティ７：９のＰＷＭ信号が比較回路（１５）
より得られ、以下、差ゼロに相当する８：８のＰＷＭ信
号に順次コントロール信号ＣＭＩがなるようにテープ速
度が制御される。したがって、ローパスフィルタ（１７
）の出力は第６図■Ｏこ示すように速すぎている時はＶ
ＣＣ／２よりも低く序々にＶＣＣ／２に近づくような電
圧となる。

逆にテープ速度が遅すぎるので速くする場合を第６図■
■、■、◎に示す。この場合、同様にして再生フレーム
アドレスは例えば２フレーム前にヘッドがあるようにな
っているとすると、コントロール信号ＣＭ１　は＋３を
示すＰＷＭ信号となり、序々にフレームアドレス差が少
なくなるにしたがって順次０に集束するように信号ＣＭ
＋　は変化してテープ速度が正規のものにされる。そし
て、このときのフィルタ（１７）の出力は■ＣＣ／２よ
り高い値から序々にＶＣＣ／２になるようになり、テー
プ速度が速められた後、安定になるようにされるもので
ある。

すなわちテープ速度が速い場合は比較回路（１５）より
のコントロール信号ＣＭ＋のデユーティは６：８゜７：
９．８：８と変わり、フィルタ出力がＶＣＣ／２より小
さいときはモータを遅くするように働くので、モータは
遅くされ、正規の速度になるように制御される。

逆にテープが遅い場合はデユーティは８：８から例えば
１０：６というように変わり、フィルタ出力はＶＣＣ／
２より大きくなり、モータは加速し正規の速度になるよ
うに制御される。

Ｇ２−２フレームアドレス差のオフセットの除去の説明 以上のようにしてテープ速度が制御されるわけであるが
、この場合減算回路（７）のフレームアドレス差信号が
０のときテープが正規になるように制御されることを前
提としている。そしてそのフレームアドレス差Ｏとなっ
た場合にサーボのダイナミックレンジが最も広くなるよ
うに、比較回路（１５）よりのコントロール信号ＣＭｌ
を設定している。

ところが、実際にはカセット等の負荷によりオフセット
が発生し、減算回路（７）ではフレームアドレス差Ｏの
ところを正規の点としてサーボロックせず、例えば２フ
レームオフセツトしたところでサーボがロックしてしま
う状態が生じる。

すると、第５図から明らかなように、例えば＋２のフレ
ームアドレス差でロックしてしまうと、プラス側のフレ
ームアドレス差についてはダイナミックレンジが狭く、
全体のダイナミックレンジもこれに制約されてしまうこ
とになる。

また、前述したように再生フレームアドレスは再生処理
用バアファＲＡＭの書き込みフレームアドレスとして、
基準フレームアドレスは上記ＲＡＭの読み出しフレーム
アドレスとして、それぞれ利用される。

すなわち、再生信号処理用ＲＡＭは第７図に示すように
１６フレ一ム分のデータを記憶することができるように
１６（固のフレームメモリエリアＦＭへ１〜ＦＭＡ１６
を有し１、フレームアドレスによってその内の−のフレ
ームメモリエリアが指定されることになる。そして、こ
の例の場合、再生データの書き込みと書き込まれた再生
データを読み出してエラー訂正デコード処理等の処理を
並行して行なうことができるようにされており、これに
より再生時のメモリの効率化が図られ、復号処理時間が
短縮できるようにされている。この技術はこの発明とは
直接的に関係がないので、詳細な説明は省略する（なお
、この技術については特願昭６１−４３２７４号参照）
。

このように書き込みと読み出しを並行して行なうような
場合には、書き込みのフレームメモリエリアと読み出し
のフレームメモリエリアとは、エリア的に最も離れるよ
うにすれば、書き込みアドレス又は読み出しアドレスが
何等かの原因で変動したとしても、書き込みと読み出し
のメモリエリアが重なることは殆んどなく、余裕を持っ
て書き込み、読み出し処理を行なうことができる。つま
り、メモリのマージンが大きい。

オフセットがなく、必ずフレームアドレス差０のところ
でサーボがロックするとすれば、図の例のように例えば
基準フレームアドレスに固定値“８Ｈ″を加えることで
上記の目的は達成できるが、前記のようなオフセットが
あると、メモリのマージンが小さくなる。オフセットが
一定であれば固定値を加える方法でもそれに応じること
もできるが、負荷の大きさ等によりオフセントは変わる
ため、完全にオフセットに追従することができない。

そこで、この例ではこのオフセット分を除去して減算回
路（２）よりのフレームアドレス差が０のところで必ず
サーボがロックするようにしている。

すなわち、ランチ回路（１２）の出力が比較回路（３１
）の一方の入力端に供給される。この比較回路（３１）
の他方の入力端には１６進の“８Ｈ”の値が与えられる
。したがってこの比較回路（３１）ではランチ回路（１
２）の出力が、つまり減算回路（７）よりのフレームア
ドレス差が０からどれだけ離れているかが測定される。

そして、この比較回路（３１）の出力がセレクタ（３２
）にセレクト信号として供給される。このセレクタ（３
２）の出力はランチ回路（３３）に供給され、このラッ
チ回路（３３）の出力は加算回路（３４）に供給されて
ラッチ出力に＋１が加算され、その加算出力がセレクタ
（３２）の一方の入力端に供給される。またラッチ回路
（３３）の出力は減算回路（３５）に供給され、１だけ
減算され、その減算出力がセレクタ（３２）の他方の入
力端に供給される。ラッチ回路（３３）はクリア信号発
生回路（１３）からのパルスＣＬＲによりラッチされる
。セレクタ（３２）は比較回路（３１）においてラッチ
出力が“８１１”よりも大きいときは加算回路（３４）
の出力を選択し、ラッチ出力が８Ｈ″よりも小さいとき
は減算回路（３５）の出力を選択するように（！Ｉｌ］
＜。そしてこのセレクタ（３２）の出力がセレクタ（３
６）を介して比較回路（３７）に供給される。この比較
回路（３７）にはダウンカウンタ（１６）と同様の４ビ
ツトのダウンカウンタ（３８）からの信号が供給される
。このダウンカウンタ（３８）にはダウンカウンタ（１
６）と同様に信号ＳＷＰがそのクロック端子に供給され
、またクリアパルス信号ＣＬＲにより１フレーム毎にク
リアされている。したがって、比較回路（３７）からは
比較回路（１５）と同様に、セレクタ（３２）の出力値
に応じてＰＷＭ化された信号ＣＭ２が得られ、これがロ
ーパスフィルタ（３９）を介し加算回路　（１８）、ド
ライブアンプ（１９）を通じてモータ（２０）に供給さ
れる。

以上により、減算回路（７）の出力がオフセットをもっ
た状態で速度制御がロックする場合においても、そのオ
フセット分を比較回路り３７）の出力ＣＭ２に負担させ
ることにより、減算回路（７）の出力、したがって比較
回路（１５）の出力ＣＭ１からはオフセット分を除去す
ることができる。

すなわち、第８図はその動作説明のためのタイミングチ
ャートで、同図■はヘッド出力、同図■は基準フレーム
アドレスを示している。比較回路（１５）よりのコント
ロール信号ＣＭｌ　は、もしオフセットがなければ第８
図■に示すようにハイレベルとローレベル期間が８：８
のデユーティ５０％の信号になるはずである。しかし同
図■に示すように基準フレームアドレスに対して再生フ
レームアドレスが２フレームずれた状態でロックすると
すると、そのときのコントロール信号ＣＭ＋　は同図■
に示すようにデユーティが６：１０となる。

このように同図■に示すようにプラス側にオフセットし
ている場合、回路（３１）〜（３９）により第８図■２
■、■に示すようにして比較回路（１５）のコントロー
ル信号ＣＬについてオフセットがないようにコントロー
ルされる。すなわち比較回路（１５）のコントロール信
号ＣＭｔが＋２相当のＰＷＭ信号のとき、比較回路（３
７）よりの出力ＣＭ２が同図■に示すように８二８のデ
ユーティ５０％になっているとすると、次のフレームア
ドレスのところではセレクタ（３２）からは加算回路（
３４）からの出力を選択する状態になり、比較回路（３
７）の出力信号は同図■に示すようにプラス側に序々に
ずれていく。そしてこのプラス側にずれていく分だけ比
較回路（１５）の出力がマイナス側に順次ずれ、結局比
較回路（１５）の出力コントロール信号ＣＭ１のデユー
ティが８二８の５０％になるところで落ちつく。つまり
オフセット分は比較回路（３７）の出力信号ＣＭ２が負
担することになる。同様に、信号ＣＭｌがマイナス側に
オフセットしている場合には第８図■、［相］、■のよ
うにコントロール信号ＣＭ２が序々にマイナス側にずれ
そのマイナス分のオフセットを負担することになる。

こうしてオフセット分を比較回路（３７）の出力ＣＭ２
に持たせることにより、テープ速度制御のダイナミック
レンジは広くなるものである。すなわちオフセット分を
メインの速度制御系とは別の系で負担することにより、
テープ速度制御系自体はオフセットなしのフレームアド
レス差０のところで働くようになるから、ダイナミック
レンジは広くとれるものである。

そして、このように常にフレームアドレス差０のところ
で制御が働くので、前述したように１７４Ｍの書き込み
フレームアドレスと読み出しフレームアドレスの差も常
に固定の“８Ｈ″とすることができ、最もマージンの高
いところで信号処理が行なわれ、サーボエラーにより若
干ゆれたとしても信号処理が安定に行えるものである。

Ｇ２−３スタ一ト時等過渡状態における処理の説明とこ
ろで以上は定常状態におけるサーボについて説明したが
、スタート時やフレームアドレスがある時点から再生不
能になったときには、比較回路（１５）よりのコントロ
ール信号ＣＭ１が不正確な値を示してホールド状態にな
ってしまうことがある。そしてこのようになると、モー
タをキャプスタンモータと回転ヘッドの駆動用ドラムモ
ータを共通に使った場合、ドラムの回転数も標準とかな
り異なっている。このため回転ヘッドとテープの相対速
度が標準からかなりずれることになる。すると再生系の
ビット同期をとるクロック発生用ＰＬＬはロックレンジ
からはずれて、ＰＣＭデータの記録エリアをヘッドが再
生してもフレームアドレスが再生できないという状態に
陥る。するとテープ速度コントロールが不能となってし
まう。

そこで、この例ではこのような欠点が生じないように次
のように考慮している。

また、前述もしたように再生信号処理用のＲＡＭでは書
き込みフレームアドレスと読み出しフレームアドレスは
一番マージンがとれる位置で処理が行なわれるようにサ
ーボ回路を働かせるようにしているが、スタート時には
再生フレームアドレスがどのＲＡＭエリアを指定してく
るかわからず、その分テープスピードコントロールする
際に不利な要素となる。この例ではこの点も考慮してい
る。

すなわち、再生フレームアドレス検出回路（６）からは
再生フレームアドレスが安定に検出されるときローレベ
ルに立ち下がる信号ＰＲＮＧ　（第９図■）が得られる
。スタート時や再生フレームアドレスを検出できないと
きはこの信号ＰＲＮＧはハイレベルとなっている。そし
てこの信号ＰＲＮＧはパルス発生回路（４１）に供給さ
れ、このパルス発生回路（４１）からは信号ＦＲＮＧが
ハイレベルからローレベルに立ち下がる時点でパルスＰ
Ｓ（第９図■）が得られる。

つまり安定に再生フレームアドレスが検出されるように
なるとき、パルスＰＳが得られ、このパルスｐｓ′ｌＪ
＜アンドゲート（４２）に供給される。一方、アンドゲ
ート（４２）の他方の入力端には端子（４３）を通じて
スタート信号ＳＴ　（第９図■）が供給される。したが
って、このアンドゲート（４２）からはスタート信号Ｓ
Ｔがハイレベルになって再生スタートされた状態におい
て、信号ＦＲＮＧがローレベルとなり、再生フレームア
ドレスが安定に検出されるようになったときパルス出力
Ｐｓが得られ、これが基準フレームアドレス発生回路（
１０）を構成するカウンタのロード端子に供給される。

またこの基準フレームアドレス発生回路（１０）のプリ
セット端子には再生フレームアドレス検出回路（６）よ
りの再生フレームアドレスデータ　（第９図■）が供給
される。したがって、安定にに再生フレームアドレスが
得られるようになったとき、基準フレームアドレス発生
回路（１０）を構成するカウンタのカウント値はその再
生フレームアドレスの値にブリセントされる（第９図■
参照）。

したがって、スタート時の立ち上がりで、サーボの乱れ
が少くなり、立ち上がりを早くすることができる。

また、再生フレームアドレス検出回路（６）よりの信号
ＰＲＮＧはセレクタ（１４）及び（３６）にそのセレク
ト制御信号として供給される。そして、定常状態すなわ
ち信号ＰＲＮＧがローレベルのときは、前述したように
セレクタ（１４）はランチ回路（１２）の出力を選択し
、セレクタ（３６）はセレクタ（３２）の出力を選択す
るようになっている。

一方、これらセレクタ（１４）及び（３６）の他方の入
力端には１６進の“８Ｈ”のデータが供給されている。

そしてスタート時や再生フレームアドレスを検出できな
いとき、すなわち信号ＰＲＮＧがハイレベルのときは、
この“８Ｈ”のデジタル信号がこれらセレクタ（１４）
及び（３６）から得られ、比較回路（１５）及び比較回
路（３７）からの信号ＣＭ＋及びＣＨ２として８：８の
デユーティ５０９Ａの信号が得られ、これがそれぞれロ
ーパスフィルタ（１７）及び（３９）を介しモータ（２
０）に供給される。

以上のようにして、スタート時や再生フレームアドレス
検出不能のときは、比較回路（１５）及び（３７）の出
力信号ＣＭ１及びＣＨ２は基準値である８：８のデユー
ティ５０％の信号とされ、上述したようなサーボ系は切
断されるのでテープ速度が所定の安定な速度になるまで
この状態が続く。そして、その後、再生フレームアドレ
ス検出が安定になされて、信号ＰＲＮＧがローレベルに
立ち下がれば前述のサーボ回路が働き、再生が即座に可
能となるものである。こうして、サーボ回路をスタート
時や再生フレームアドレス検出不能時にもモータに対し
て接続させておいた場合のように、モータの回転が著し
く変化し前述したような悪循環をおこして再生不能状態
が長く続くという欠点がなくなり、即座に再生が可能に
なるものである。

以上はＲ−ＤＡＴの場合を例にとってこの発明を説明し
たが、この発明は回転ヘッド式のＰＣＭ信号の再生装置
で、かつ、■トランク単位あるいは複数トラック単位の
周期でフレームアドレス信号がブロックアドレス信号と
ともにブロックデータに付加されて記録されている記録
媒体からＰＣＭ信号を再生する場合のすべてに摘要でき
るものである。

Ｈ発明の効果 この発明によれば、ＰＣＭ信号を再生する場合にいわゆ
るトラッキングサーボを行なうことなく良好に再生を行
なうことができる。そしてこの場合に再生信号中のフレ
ームアドレスを基準フレームアドレスと比較し、その大
小によりテープの走行スピードの正規の値からの違いを
検出し、モータの制御を行なうようにしたので、テープ
のスピードをつねに記録時と同一にすることができ、安
定に再生することができる。

またトラッキングサーボを必要としない方式であるから
、回転ヘッド駆動用モータとキャプスタン駆動用モータ
とを兼用して１つのモータで走行制御するようにするこ
とができる。

【図面の簡単な説明】

第１図はこの発明装置の一例のブロック図、第２図及び
第３図はＲ−ＤＡＴのフォーマットを説明するための図
、第４図〜第９図は第１図例の説明のためのタイミング
チャートである。 （６）は再生フレームアドレス検出回路、（１０）は基
準フレームアドレス発生回路、（７）は減算回路、（２
０）はキャプスクン駆動用のモータである。

Claims (1)

1. 【特許請求の範囲】 ｎブロックで１フレームを構成するＰＣＭ信号が、各ブ
   ロックにブロックアドレスおよびフレームアドレスが付
   加された状態で上記１フレームあたり斜めの１本又はｍ
   本のトラックとして記録されている記録媒体より、回転
   ヘッドにより上記ＰＣＭ信号を再生する装置において、 再生信号から得た再生フレームアドレスと基準周期で変
   わる基準フレームアドレスとを比較し、両者の差が一定
   となるように上記記録媒体の送り速度を制御するように
   したＰＣＭ信号再生装置の速度制御回路。