JPS63175549A - ポーリング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ通信、さらに具体的にはポーリング技術
に基づくデータ通信に関する。

Ｂ、従来技術 データ伝送回路網においては、監視 （ｓｕｐｅｒｖｉｓｉｏｎ）機能が与えられてデータ伝
送の完全性を保証しなくてはならない。たとえば、多く
のデータ端末が取付けられた制御ステーションを含む回
路網では、任意の端末から制御ステーションへの伝送は
ポーリング技術を使用して組織化される。この技術は端
末アドレスのリストを巡回的に走査することによって実
行される。

各ポーリング・サイクル毎に、関与する端子がポールさ
れ、ポールされた端末がこの瞬間に伝送したいと欲して
いる時にだけデータが伝送される。

この動作は各ポーリンク・サイクル毎に、伝送を欲して
いない端末のポーリングにも時間がさかれるので時間が
無駄である。回路網に取付けられる端子の数か多くなれ
ばなる程、無駄な時間が多くなる。この過程は取付けら
れた端末が高速度（Ｈ８）チャンネルによって回路網に
取付けられた低トラフィック（通信斌）速度端末である
時に一層非効率的になる。

Ｃ１発明が解決しようとする問題点 本発明の目的は多数の低トラヒツク端末が中央ステーシ
ョン、たとえば通信コントローラに接続されている回路
網に特に適した、極めて効率的なポーリング機能を与え
ることにある。

Ｄ０問題点を解決するための手段 本発明に従う改良は第１の高速度（たとえばビット伝送
速度）で発生される第１の（たとえば疑似乱数）ボーリ
ンク・シーケンスとより低速度の第２のポーリング・シ
ーケンスとを適切に組合した高速度ポーリング機構にも
とづいている。

Ｅ、実施例 第２図は本発明を使用することができる、分岐（ｍｕｌ
ｔｊ、ｄｒｏｐ）通信回路網を示す。この回路網はたと
えばＲＦチャネル、高速（Ｈ８）バス、もしくは通信回
線を含む通信リンクによって多数（Ｎ）の端末（Ｔ１、
Ｔ２、・・・・ＴＮ）が取付けられた通信コントローラ
１０を含む。以下説明するように、モデムが回路網の両
端、即ち各端末装置と通信コントローラの位置に与えら
れる。

この状況はパーソナル・コンピュータ（ＰＣ）端末と上
位プロセッサ間に伝送機構としてＣＡＴ■（共同アンテ
ナ・テレビ）が使用できるチャネルを使用する回路網中
に見出される。このような環境においては、通常のポー
リング機構は極めて非効率的である。それは通常のポー
リングは遅すぎ、有効なポーリング・サイクルが極めて
少ないからである。

本発明は以下説明するように、通常のハードウェアに追
加される自動ポール制御論理によって著しい性能の改良
を与える。

本明細書の説明においては、通信コントローラと端末間
のプロトコルはビット向けに構成されているものと仮定
するが、本発明は文字向はプロトコルにも適している。

説明を通じて、５ＤＬＣ＝３− （同期データ・リンク制御）が引合いに出されるが、Ｈ
ＤＬＣ（ハイレベル・データ・リンク制御手順）につい
ても同じようなことが言える。

通信コントローラが端末に送るメツセージを持たない時
は、特定のパターンを回報通信（ｂｒｏａｄｃａｓｔ）
　Ｌｌでその後にポーリング手順が来ることを報知する
。このようなメツセージにはフラグ（たとえば、５ＤＬ
Ｃの］６進７Ｅフラグ）とこれに続く、予定数ｎのゼロ
・ビットを含むことができる。どの端末にもすべてＯの
アドレスが割当てられていないものとすると、このパタ
ーンはデータの流れの中の他の個所で生ずることはなく
、従ってすべての端末によってモニタされ、その後のボ
ーリンクを報知している開始自動ポール・メツセージと
して検出される。これによってメツセージを保留中の端
末は次の機会に、即ちポールされた時に応答することが
できるようになる。

通信コントローラは次に制御論理回路を通信インターフ
ェイス（図示されず）にスイッチし、ビット伝送速度の
疑似乱数、いわゆる自動ポール、もしくは単にポール・
シーケンスの発生を開始する。換言すれば、インターフ
ェイスによって発生される新しいビット毎に、新しい端
末アドレスがポーリングの目的のために与えられる。

端末が誤りのない期間中にそのアドレスを認識すると直
ちに、保留中の応答、たとえば利用できる５ＤＬＣフレ
ームの伝送の許可が与えられる。

この自動ポール伝送期間中の通信コントローラは端末か
らの入力をモニタするようにされる。従って入力信号が
通信コントローラによってセンスされて、ビット違反と
これに続く自動ポール・シーケンス中に発見されるビッ
トの数よりも多いビット数を有する５ＤＬＣ遊びパター
ンがあれば自動ポール・シーケンスは停止する。これに
よって端末はもはや自動ポールに応答できなくなる。

従って通信コントローラは受取ったメツセージの妥当性
をチェックする。いくつかの方法がこのチェックを遂行
するのに使用される。伝送に５ＤＬＣ（もしくはＨＤＬ
Ｃ）技法を使用するものと仮定すると、受信メツセージ
はフレームで構成されていて、いわゆるフレーム・チェ
ツキング・シーケンス（Ｆｅ２）フィールドを含み、こ
のフィールドの内容を使用して受信フレームの妥当性を
チェックするという目的を達成する。

このチェックの結果に塞づいて、２つの場合のどちらか
が生ずる。唯一つの端末が自己ポール・シーケンスに応
答した場合に対応する、正しい（妥当な）メツセージが
受取られた場合には、通信コントローラは次にこの応答
を処理する。受信メツセージが無効である場合には、通
信コントローラは自動ポール・シーケンスに応答して、
疑似乱数ポーリング（自動ポール）シーケンス中でその
アドレスが互に近い、２以上の端末による衝突があった
ものと推定する。次に通信コントローラはポールされた
疑似乱数シーケンスに戻り、通常の５ＤＬＣポーリング
・フレームを開始する。このようにして行われるポーリ
ングは低速で、ただし限られた少数の端末のアドレスに
ついて行われる。

一度端末から通信コントローラへの通信が終ると、通信
コントローラは上述のように自動ボール・シーケンスが
後に続く、新しい開始自動ポール・パターンを送ること
によって自動ポールを回復する。

このような技術を使用すると、　２Ｍ、ｂｐｓ　リンク
上で動作している２つのステーションのポーリング間の
時間間隔を０．５マイクロ秒に減少することができる。

通信コントローラ及び端末の一部を通常の回線インター
フェイス動作を遂行するための関連モデムとともに夫々
詳細に第１図及び第６図に示す。

以下説明する実施例では端末は２バイトのアドレスによ
って識別され、このアドレスには通常のアドレッシング
の約束によってすべてが０及びすべてが１のアドレスは
割当てられないものとする。

従ってシステムに接続された６５５３４の端末が本発明
によってポールできる。

第１図は本発明に従って具体化されたポーリング装置の
外に、通信コントローラに属し、本発明とインターフェ
イスする回路だけを示す。第１図は伝送回線（ＨＳチャ
ネル）に接続されたモデム２２を含む。通信コントロー
ラから端末（図示されず、第２図を参照）に伝送する送
信モードで動作する時は、通信コントローラによってモ
デム２２に与えられるビットは通常その周波数スペクト
ルが伝送回線の帯域幅に適した信号に変換される。

逆に受信モードでは伝送回線上に受取られる信号はモデ
ム２２によって処理され、これから端末（図示されず）
によって与えられたビットが誘導される。従ってモデム
は本発明に関する限り基本的には透過装置であり、任意
のタイプのモデムが使用できる。モデム２２はプロトコ
ル・コントローラ２４に接続され、コントローラ２４は
導入ピッ１〜を文字に、文字を出力ビットに変換し、マ
イクロプロセッサ２６に含まれるメモリへの入出力を組
織化し、文字の各フレーム中に存在するＦｅ２をチェッ
クし、もしくは発生する。通信協働プロセッサとも呼ば
れる一部のプロトコル・コントローラは、たとえばイン
テル（Ｉｎｔｅｌ）　８２５８６のように２Ｍｂｐｓも
しくはそれ以上の速度で動作できる。マイクロプロセッ
サは通信コントローラの知的部分を表わし、通常送信及
び受信動作を制御し、受信フレームをメツセージにアセ
ンブルし、メツセージの妥当性をチェックし、メツセー
ジを解釈でこれに従って動作を行う。これ等の動作は通
常のものであるから、ここでは説明の要はないであろう
。

マイクロプロセッサにはバスが与えられ、このバスには
プロトコル・コントローラ及び本発明のポーリング装置
が取付けられている。ポーリング装置はマイクロプロセ
ッサ・インターフェイス２８、ポーリング・シーケンス
発生回路３０、タイミング制御（Ｃｔｒｌ）論理回路３
２及び送信（Ｘｍｉｔ）論理回路３４を含む。

マイクロプロセッサ・バスに接続されたマイクロプロセ
ッサ・インターフェイスは主にアドレスを割当てるデコ
ーダであり、マイクロプロセッサが自動ポール機構を開
始及び停止させ、ポール・シーケンス発生回路に含まれ
るアドレスを読取り（Ｒｄ）　、これに決められたコー
ドをロード（Ｗ　ｒ　）するものである。マイクロプロ
セッサによって制御される開始及び停止自動ポールはイ
ンターフェイス回路２８をイネーブルしてタイミング制
御論理３２に向かって開始及び停止指令を与える。マイ
クロプロセッサ・インターフェイス回路は又タイミング
制御回路（３２）のステータスを読取る。

送信論理回路３４はプロトコル・コントローラ２４もし
くはポーリング・シーケンス発生回路３０から到来する
ビットをモデムの入力に与え、ポーリング・シーケンス
を伝送回線及び端末に送るように構成された単なるスイ
ッチである。スイッチ３４の制御は制御（Ｃｔｒｌ）信
号を与える制御論理回路３２にまかされる。

マイクロプロセッサ・インターフェイス回路２８はマイ
クロプロセッサ２６からのコード化されたオーダを変換
してこれを回路３０もしくは回路３２に接続する線の１
つの論理レベルを上昇するデコーダである。

第３図に示されたポール・シーケンス発生回路３０はフ
リップ・フロップＳＲＯ乃至５Ｒ１５から構成され、Ｘ
ＯＲゲート３０１、ｘ３０２及びＸ、　３０３によって
形成されたフィードバック・ループを有する１６段シフ
ト・レジスタである。自動ポール・シーケンスＡＰＳは
上述のＸＯＲゲートＸ３０１の出力に疑似乱数シーケン
スとして得られる。この疑似乱数シーケンスはフィード
バック接続によって反映される多項式に依存する周期を
有する。この多項式は第３図の実施例では次式で表わさ
れる。

Ｇ　（Ｘ）＝ｘ＊＋ｋ１６＋ｘ＋に＊１２＋ｘ＊＊３＋
１ここで記号＊＊はべき乗を表わす。

この多項式は原始多項式であるので、発生される自動ポ
ール・シーケンス（ＡＰＳ）は６５５３５の周期を有す
る。全サイクル中にすべてＯを除くすべての１６ビツト
・コードが一度だけ発生される。これによって使用され
るすべてのアドレスのポールが可能になる。サイクル当
たり一度、信号「自動ポール・サイクル（ＡＰＣ）Ｊが
存在する。

この信号はシフト・レジスタ中の１５の隣接０のシーケ
ンスの発生に対応し、ＯＲゲート０３０４及び反転器（
Ｉ）によって発生される。第４図の＝１１− カウンタ４１０はこれ等のＡＰＣ信号によってインクレ
メントされ、マイクロプロセッサはポーリング・サイク
ルを追跡できる。

第３図には２組のＡＮＤゲートが与えら九でいて、マイ
クロプロセッサ・インターフェイスからの初期値をシフ
ト・レジスタ５ＲＯ−８Ｒ１５に強制し、もしくはシフ
ト・レジスタの内容をマイクロプロセッサ・インターフ
ェイスに読取ることができるようになっている。書込み
ストローブ及び読取りストローブ・オーダは夫々Ｗｒ及
びＲｄ接続線を介して利用可能になる。以下に定義が与
えられる５ＣＬＫクロック信号（第５図）はシフト・レ
ジスタ５ＲＯ−８Ｒ１５内にシフト動作を制御するのに
使用される。ここでカッコ内の番号は他の図面を示すの
に使用される。たとえば、第３図で（５）ＳＣＬＫは第
５図のＳＣＬＫ信号を意味する。

第４図には、タイミング制御論理回路（第１図の３２）
が示されている。この回路は開始された時に３２クロッ
ク間隔のサイクルで走行する５段＝１２− カウンタ４０によってタイミング信号を発生するように
構成されている。この動作は２つのフリップ・フロップ
ＦＦ４０５及びＦＦ４０７によって達成される。どちら
かのフリップ・フロップに１がセットされると、ＯＲゲ
ート４０８の出力がＡＮＤゲート４０３によって、ＣＬ
Ｋクロック・パルスが５ビツト・カウンタ４０２を走行
させる。

この動作はデコーダ４０１による状態３１のデコードに
よって、次のクロック・サイクルにフリップ・フロップ
ＦＦ４０４を介してフリップ・フロップ４０５もしくは
フリップ・フロップ４０７かリセットされる迄続く。停
止動作はＯＲゲート０４０６を介してＦＦ４０７をセッ
トすることによって与えられる。以下定義されるＣＤ及
びモード１のデータがＡＮＤゲー１−Ａ４０９を介しテ
ＯＲゲート０４０６に与えられる。夫々ＦＦ４０５及び
ＦＦ４０７によって与えられる工及びＴ信号は第４図の
カウンタ４１０とともに後に定義される。

第５図には第２図の送信論理回路３４、換言すればモデ
ム入力を通常の伝送のためにプロトコル・コントローラ
２４に、通信コントローラからモデムもしくは本発明の
ポーリング装置に接続するように構成されたスイッチが
示されている。

プロトコル・コントローラ２４とモデム間のインターフ
ェイス接続はＣＣＩＴＴ勧告Ｖ、２４／ＥＩＡ標準Ｒ８
２３２に従ってなされ、接続線もこれに従って識別され
、次の定義を有する。

ＤＳＲ＝データ・セット・レディー Ｔ＜　ＣＶ　　Ｄ　Ａ　Ｔ　Ａ　　−データ受信ＲＣＶ
　　ＣＬＫ　　　−タロツク受信ＲＴＳ　　　　　　　
＝送信要求 ＣＤ　　　　　　　　＝搬送波検出 ＸＭＩＴ　　ＣＬＫ　　＝送信クロックＣＴＳ　　　　
　　　＝送信可 ＸＭＩＴ　　ＤＡＴＡ＝データ送信 マスク・クロック信号はモデムの内部のクロックによっ
て与えられ、第４図のＣＬＫ信号を発生するのに使用さ
れる。

第５図を参照するに、ＣＴＳ線がＡＮＤゲートＡ５０］
を介してプロトコル・コントローラ２４に接続されてい
る。ＡＮＤケ−１−Ａ　５０２、Ａ３０３、Ａ３１０．
Ａ３１１、Ａ３１２及びＡ３１４の組の入力は第４図の
タイミング制御回路の各出力に接続されている。■及び
Ｔは夫々フリップ・フロップＦＦ４０５及びＦＦ４０７
の出力によって与えられる。数字１乃至３１はデコード
回路４０１の対応する出力を表わしている。ＡＮＤゲー
トＡ３０２及びＡ３０３の出力は夫々フリップ・フロッ
プＦＦ５０４をセット及びリセットするのに使用される
。ＦＦ５０４の出力はＡＮＤゲートＡ３０１の第２の入
力に接続されている。ＡＮＤゲートＡ３０５の第２の入
力はプロトコル・コントローラのデータ送信線に接続さ
れている。送信クロック線はＡＮＤゲートＡ３０６の１
人力に接続されている。その第２の入力はフリップ・フ
ロップＦＦ５１３の出力に接続されている。ＦＦ５１３
のセット及びリセット入力は夫々Ａ３１１及びＡ３１２
の出力によって与えられる。ＦＦ５１３の出力は又ＡＮ
ＤゲートＡ３０９の１人力に与えられる。Ａ３０９の第
２の入力はＸＯＲゲートＸ　５０８　ニよッテ与えられ
、ＸＯＲゲート５０８の入力は第３図からのＡＰＳ信号
及びＡＮＤゲートＡ３１０の出力によって与えられる。

送信クロック信号（ＣＬ　Ｋとも表わされる）はゲート
Ａ３０６でＦ　Ｆ　５１．３の出力とＡＮＤされ、第３
図のシフト・レジスタを制御する５ＣＬＫによって指定
されるクロック信号を与える。第４図のデコート回路４
０１の出力３１は○Ｒゲートｏ５１５でＡ、　Ｎ　Ｄゲ
ートＡ５］４の出力とＯＲされ、フリップ・フロップＦ
Ｆ５１６をリセットする。ＦＦ５１６のセット入力はデ
コード回路４０１の出力２によって与えられる。ＡＮＤ
ゲートＡ３０５及びＡＮＤゲートＡ３０９の出力はＯＲ
ゲート０５２０中でＦＦ５１６の出力とＯＲされ、モデ
ムへの送信データ入力を与える。

動作について説明すると、マイクロプロセッサ２６によ
って与えられる開始及び停止自動ポール指令はマイクロ
プロセッサ・インターフェイス２８によって開始及び停
止信号をタイミング制御論理回路３２（第４図）に向っ
て発生し、タイミング制御論理回路４０２は両者の場合
とも、カウンタ４０２によってタイミング信号を発生す
る。上述のように、上記カウンタは開始されると、全サ
イクルを通して走行する。

開始信号が生ずると、カウンタ４０２によって発生され
るタイミング信号は第５図の論理回路によって次の動作
を行う。

（ａ）通信コントローラからプロトコル・コントローラ
４０２を介して送られるビットの送信を停止する。ＦＦ
５０４は初期設定フェイズの開始時にリセットされてい
る。

（ｂ）ＦＦ５］、６によってＨＤＬＣフラグとこれに続
く２４個の０値ビツトを発生する。

（ｃ）ＦＦ５１３により、ＡＮＤゲート５０６を介して
ポール・シーケンス発生回路５０６に向って受信クロッ
クを送り、ＡＮＤゲートＡ３０９によりＡＰＳ信号をモ
デムに送ることによって、タロツクがポール・シーケン
ス発生回路（３０）を走行せしめ、発生したビットのシ
ーケンス（ＡＩ）Ｓ）をモデムに送る。

停止信号が生ずると、タイミンク信号はスイッチ３４の
送信論理回路によって次の動作を遂行する。

（ａ）ＸＯＲゲート５０８によって、ポール・シーケン
スを侵害する。

（ｂ）ＦＦ５１．６によって、３０個の１値ビツトの遊
休パターンを発生する。

（ｃ）ＦＦ５０４をセットすることによって、プロトコ
ル・コントローラ２４からビットを送信する。

同じ事象のシーケンスは、端末が応答を送信しつつある
状況に対応する、キャリア検出がオンであり、ＡＮＤゲ
ート４０９上にモード１信号が存在する時にも発生する
。

競合が存在する場合、即ち通信コントローラによる、返
信データ（ＲＣｖ　ＤＡＴＡ）についてのＦＣＳチェッ
クが正しくない時は、マイクロプロセッサはポール・シ
ーケンス発生回路３０中に含まれるアドレスを読取り、
停止のＤクロック時間前にこれが含んでいたアドレスを
計算しくＤは通信コン１−ローラと端末間の最大往復伝
送遅延に依存する）、計算したアドレスを使用して、一
連の５ＤＬＣ／ＨＤＬＣ機構の通常のポーリング指令を
送り、競合を解決する。換言すれば、この新しいポーリ
ング・シーケンスを通信コントローラによって検出され
る競合の前にシステムによってポールされたばかりのＤ
個の端末を再び、ただし低速でポールする。

第６図には、第１の端末ＴＩ乃至ＴＮのうちの１つ、即
ち本発明のシステムによってポールされる端末の１つの
ブロック図が示されている。

第６図のアーキテクチャは通信コントローラに関連する
ポーリング・セクションのアーキテクチャに似ている。

これは装置の知的セクションを表わすマイクロプロセッ
サ６２、伝送回線とインターフェイスするモデム６３、
及びこの間のプロトコル・コントローラ６４を含む。こ
れ等は本発明とは独立した通常の要素である。マイクロ
プロセッサ・バスにはマイクロプロセッサ・インターフ
ェイス６５が接続され、これを通してマイクロプロセッ
サ指令（イネーブル／ディスエーブル）が１９一 本発明の装置に送られる。端末のポーリング機構は又、
シフト・レジスタ６６（第７図）、タイミング制御回路
６７（第８図）及び受信（ＲＣＶ）論理回路６８（第９
図）を含む。マイクロプロセッサ・インターフェイスは
基本的にはマイクロプロセッサ６２によって与えるオー
ダをデコードするように形成されたデコーダである。受
信論理回路６８は基本的にはモデム６３によって受取っ
たビットを、これ等のビットがマイクロプロセッサに向
けられている時、即ち自動ポール（ポーリング）シーケ
ンスでない時にだけプロトコル・コントローラ６４を介
してマイクロプロセッサ６２に与えるスイッチである。

第７図にはシフト・レジスタ６６が示されている。この
レジスタ６６はフリップ・フロップＳＲＯ乃至５ＲＩ５
によって形成され、通信コントローラに使用される多項
式にもとづく予測回路、ＸＯＲ回路Ｘ７０１、Ｘ７０２
及びＸ７０３に与えられた１６段シフト・レジスタを含
む。

ポーリング・モードで動作する時はモデムによ＝２０− り受信論理回路（第９図）に与えられた受信ビットＲＣ
Ｖがシフト・レジスタの入力に送られる。

シフト動作は同じように第９図の回路によって与えられ
るクロック信号ＣＬＫによって制御される。

他のＸＯＲ回路Ｘ７０４はＸ７０１及びＲＣＶの出力を
組合せてシーケンス違反（ＳＶ）信号を第８図の装置に
与える。信号シーケンス違反（ＳＶ）は導入ビットがポ
ール・シーケンスを破った時に発生する。この動作は端
末がそのアドレスを誤ったビット・シーケンス中で認識
する可能性を十分に防護することを保証するために与え
られる。シフト・レジスタはポール・シーケンスの次の
導入ビットを予測でき、従って任意の違反を識別できる
からである。第８図の装置には又第７図のシフト・レジ
スタをデコードした内容、即ちデータＦＯ１すべて０、
すべて１及びアドレス一致（ＡＤＤ　　ＣＯＭＰ）が与
えられる。

第８図には第６図のタイミング制御回路６７が示されて
いる。第８図は第７図の装置からのＳｖによってリセッ
トされる５段カウンタ８０２を含む。カウンタ８０２は
ＡＮＤゲートＡ３０４の１人力に与えられるＣＬＫ、第
２の入力に与えられるフリップ・フロップＦＦ８０３の
出力のＡＮＤによってクロックされる。フリップ・フロ
ップＦＦ８０３はＣＬ　Ｋによってクロックされ、反転
器■８０１を介して反転された最上位ディジットによっ
てイネーブルされる。

ＦＦ８０３の補数出力はＡＮＤゲーゲー８へ６で、イネ
ーブル・オーダによってセットされ、ディスエーブルに
よってリセットされるフリップ・フロップＦＦ８０５の
通常出力とＡＮＤされる。

イネーブル及びディスエーブルはともに端末マイクロプ
ロセッサからそのインターフェイス回路６５を介して与
えられる。第７図の装置からのアドレス一致出力はＡＮ
ＤゲートＡ３０６の第３の入力として使用される。ＡＮ
ＤゲートＡ３０６の第４の入力はＡＮＤゲートＡ３０９
及びＡ３１０の出力によって夫々セット及びリセットさ
れるフリップ・フロップＦＦ８１１の通常出力によって
与えられる。ＡＮＤゲートＡ３０９は第８図の装置から
の「すべてＯ」とフリップ・フロップＦＦ８０８の出力
をＡＮＤする。ＦＦ８０８は夫々第９図及び第７図の装
置からのＦＯによってセラ１−されＲＣＶによってリセ
ットされる。ＲＣＶ及びすべて１はＡＮＤゲートＡ３１
０の入力として使用される。ＡＮＤゲー）−Ａ８０６の
出力によってセットされ第９図の装置からの伝送路り（
Ｅ　Ｘ）オーダによってリセットされるフリップ・フロ
ップＦＦ８０７は又伝送可（Ａ　Ｘ）を第９図の装置に
与えるのに使用される。ＦＦ８１１の補数出力はＨＤＬ
Ｃの表示を第９図の装置に与える。

第９図にはモデム６３の出力をプロトコル・コントロー
ラ６４から本発明のポーリング装置にスイッチする受信
論理回路が示されている。

プロトコル・コントローラ６４及びモデム６３間のイン
ターフェイス機能はＣＣＩＴＴ勧告ｖ２４／Ｅ　Ｉ　Ａ
標準Ｒ８２３２に従って形成される。

これによると接続線は次のように表わされる。

ＤＳＲ＝データ・セット・レディー ＸＭＩＴ　　ＤＡＴＡ＝データ送信 ＸＭＩＴ　　ＣＬＫ　　−クロック送信ＣＴＳ　　　　
　　　＝送信可 ＣＤ　　　　　　　　＝搬送波検出 ＲＣＶＣＬＫ＝クロック受信 ＲＣＶ　　ＤＡ、ＴＡ　　＝データ受信ＲＴＳ　　　　
　　　＝送信要求 モデム６３からプロトコル・コントローラ６４へのＲＣ
Ｖ　　ＤＡＴＡの転送は第８図の装置からのＨＤ　Ｌ　
Ｃデータによって制御されるＡＮＤゲーゲー９０１を介
してゲートされる。プロトコル・コントローラ６４を介
して端末マイクロプロセッサによって与えられる送信要
求ＲＴＳオーダはＯＲゲート０９０２によってＯＲされ
たＡＸ及びＤＩＳとＡＮＤゲーゲー９０３によってＡＮ
Ｄゲートされる。又ＲＴＳは反転されてＥＸデータを与
える。

動作について説明すると、第７図のシフト・レジスタは
常に導入ビット・ストリームＲＣＶを受取る。関連デコ
ーダが次のデータを検出する。

フラグとこれに続く８個の０＝ＦＯ １６個の０のシーケンス＝すべて０ １６個の１のシーケンス＝すべで１ シフト・レジスタと端末アドレス間の一致デコードされ
た信号は第８図の制御論理に使用され、次の機能を遂行
する。

（ａ）ポール・シーケンスの始まりを検出する。フラッ
グのデコードによりＦＦ８０８がセットされ、後にすべ
てＯのデコードにより、この間にビット１が受取られな
い状態でＦＦ８１１がセットされる。（ｂ）ボール・シ
ーケンスの終りを検出する。

この時ＦＦ８１１はシフト・レジスタの１６の１の検出
によって、第１７番目の１を受取っている間にリセット
される。

（ｃ）端末の応答の送信を可能にする。伝送可（ＡＸ）
によってＲＴＳ信号がＡＮＤゲーゲー９０３によってモ
デム・インターフェイスに与えられる。

次にモデムはＣＴＳを上昇してプロトコル・コントロー
ラは遅滞なき応答の送信が可能になる。ＡＸの発生はＦ
Ｆ８０７をセットするＡＮＤゲートＡ３０６の入力でい
くつかの条件が満足されるととを前提としている。これ
等の条件は、（１）タイミング制御論理回路がマイクロ
プロセッサによってイネーブルされる。即ちＦＦ８０５
がセットされる。

（２）シフト・レジスタの内容と端末アドレスが一致す
る。即ちＡＤＤ　　ＣＯＭＰ＝１である。

（３）ボール・シーケンスが進行中である。即ちＦＦ８
１１がセットされる。

（４）受取った最後の１６ビツト中にシーケンス違反が
検出されない。即ち最後の１６タロツク周期中にカウン
タ８０２がリセットされていないことを意味してＦＦ８
０３がセットされる。

端末がその送信を完了するとＲＴＳを降下し、これによ
ってＦＦ８０７かリセットされる。

上述の自動技法は各アプリケーションのためのわずかな
特定の調整によって多くのアプリケーションに使用でき
る。

たとえば、回路網に取付けられたすべての端末からの有
限な応答を走査して求め、これ等の端末が接続されてい
て走行していることを確かめたい場合に本発明の方法は
特に興味がある。このような必要性は新しい条件が報告
されない時に装置の切断を遅滞なく、短かい応答で知ら
されなくてはならない遠隔モニタ・システムに見出され
る。このような場合には、成る追加の訓練を導入して、
ポーリングに対する応答の競合を除去しなくてはならな
い。

６５５３４個迄の装置が回路網に接続できて、ポーリン
グされるものとする。各装置はポーリングされた後に、
次のフレームを含む５ＤＬＣフレームによって応答する
ように構成されている。

プリアンプル　　２バイト フラグ　　　　　１バイト アドレス　　　　２バイト 制御　　　　　　１バイ１〜 Ｆｅ２　　　　　　２バイ１− フラグ　　　　　］バイト 総　計　　　　　９バイト　即ち７２ビツト（最悪の場
合はＯの挿入によって最大８０ビツトになる） ２７一 端末のアドレス群は自動ボール・シーケンス中の２つの
相継ぐアドレス間の間隔が１２８ビツトであるように定
義される。５１２個の１２８ビツト長窓が自動ポール・
シーケンスによって定義されている。回路網に取付けら
れた通信コントローラは群のすべての５１２個の装置に
群間時通報を送り、次の自動ポール・シーケンスで応答
することを求める。ポーリングはビット伝送速度で行わ
れるので（疑似乱数自動ポール・シーケンスの発生中）
、２つのボールされる隣接端末間の時間間隔は１２８ビ
ツト時間長になる。これは明らかに最大８０ビツト長の
、端末の応答よりも長く、十分な余裕が存在するので同
じ群及び通信コントローラに属する端末間の伝搬遅延の
変動を収容することができ、端末が部会一体に拡がって
いる場合でも競合のない動作を保証される。

この種の動作の場合でも、第１図乃至第９図に関して説
明したシステムは十分に応用できる。要求される唯一の
調整は第４図の装置に使用するモード１データを禁止す
ること即ちオフにセットす−２８＝ ることである。このような場合は端末が応答中でも、ボ
ール・シーケンスの発生が続けられる。これ等の応答は
マイクロプロセッサのメモリ中に待ち行列にされ、自動
ポールはマイクロプロセッサだけによって停止される。

Ｆ６発明の詳細 な説明したように、本発明に従い、多数の低トラヒツク
端末が中央ステーションに接続されている回路網に特に
適した、極めて効率的なポーリング機構が与えられる。

【図面の簡単な説明】

第１図は通信コントローラ中の本発明のポーリング装置
を示した図である。第２図は本発明が使用できる回路網
を示した図である。第３図、第４図及び第５図は第１図
に示した機能を具体化する回路を示した図である。第６
図は端末中のポーリング装置を示した図である。第７図
、第８図及び第９図は第６図に示した機能を具体化する
ための回路を示した図である。 １０・・・・通信コントローラ、Ｔ１、Ｔ２・・・・Ｔ
Ｎ・・・・端末、２２・・・・モデム、２４・・・・プ
ロトコル・コントローラ、２６・・・・マイクロプロセ
ッサ、２８・・・・マイクロプロセッサ・インターフェ
イス、３０・・・・ボール・シーケンス発生回路、３２
・・・・制御論理回路、３４・・・・送信論理回路。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 中央ステーションから妥当性チェック手段を含むディジ
   タル・フレームを使用して上記中央ステーションと通信
   するように構成されたＮ個の端末をポーリングするため
   のポーリング方法であつて、（ａ）上記中央ステーショ
   ンから、第１の高速度で第１のポーリング・シーケンス
   を発生し送信する段階と、 （ｂ）上記中央ステーションで、ポールされた上記端末
   から返信されたデータをモニタする段階と、（ｃ）返信
   されたデータの妥当性をチェックする段階と、 （ｄ）受信したデータの無効を検出することによつて、
   上記中央ステーションにおいて、第２の低速度でポーリ
   ング・シーケンスを繰返して送信し、無効チェック以前
   にポールしたばかりの有限個の端末をアドレスする段階
   を有する ポーリング方法。