JPS63156291A

JPS63156291A - 画像メモリ

Info

Publication number: JPS63156291A
Application number: JP30279386A
Authority: JP
Inventors: Shoji Takahashi; 高橋　晶二; Isao Kuboki; 勲久保木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-20
Filing date: 1986-12-20
Publication date: 1988-06-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕本発明は、複数のデータバスを介して複数の画像データ
を同時に入力又は出力する機能を有する画像メモリにお
いて、データバスと同数以上のメモリブロックを用意し
、連続する画素（アドレス）の画像データが各メモリブ
ロックに自動的に振り分けて記憶されるようにアドレス
制御を行う手段を有し、かつ各メモリブロックは並列し
てアクセス可能とし、さらに前記複数の各データバスに
画像データを一時記憶するデータバッファを接続し、前
記各メモリブロック及び各データバスは上記各データバ
ッファを介して画像データの入出力を行うことにより、
データバス側から見たメモリアクセス速度を向上させ、
画像データバスの性能アンプを図ることのできる画像メ
モリである。

〔産業上の利用分野〕本発明は画像処理装置に接続して使用する画像メモリに
係り、特に１アドレス空間上に混在する異なる画像の画
像データを高速に同時入出力することのできる画像メモ
リに関する。

〔従来の技術〕

近年、ディジタル画像処理を高速に行う画像処理プロセ
ッサが開発されている。画像処理プロセッサは画像デー
タバスを介して、画像メモリに対して２種類以上の画像
データを同時に読み出し、また逆に書き込むことによっ
て、複数の画像データ間の演算を高速に行う。このため
、画像データを高速に同時入出力することのできる画像
メモリ、及び大画像を処理するための大容量メモリが必
要とされる。

第４図は、従来の画像処理システムの構成を示した図で
ある。画像メモリは１〜４の独立した複数個のメモリに
よって構成され、各々独立したり−ドバス５及びライト
バス６を介して画像処理プロセッサ７と接続されている
。

上記構成により、画像処理プロセッサ７は各画像メモリ
１〜４に対して、異なった画像の画像データを同時にか
つ高速に入力又は出力させることを可能としている。

〔発明が解決しようとする問題点〕

第４図に示す構成を有する画像メモリは、同時アクセス
を可能とするために各画像メモリ１〜４毎に別のアドレ
ス空間を有している。

しかしこの方式では、同時に処理を行う各画像を、各画
像メモリ１〜４に１枚ずつ別々に格納しなければならず
、各画像が小さい場合などには１アドレス空間のメモリ
を有効に使用することができない。すなわち、どの画像
メモリにどの画像を格納するかということを常に考えな
がら処理をしなければならず、大容量のメモリが容易に
手に入るようになってきていることを考えると、メモリ
使用の自由度が狭（なってしまうという問題点を有して
いた。

本発明は上記問題点を解決するために、各アドレスが１
アドレス空間内で自動的に割当てられる並列アクセスが
可能な複数の画像メモリブロックを用意し、さらに該各
ブロックと複数のデータバスとの間で授受される画像デ
ータは各データバスに接続される各画像データバッファ
に画像別に一度蓄積してから行うことにより、データバ
ス側から見たメモリアクセス速度を向上させ、１アドレ
ス空間上に混在する複数の画像への同時アクセスを可能
とし、メモリ使用の自由度を向上させることのできる画
像メモリを提供することを目的とする。

〔問題点を解決するための手段〕

本発明は上記問題点を除くために、第１図に示す基本構
成の画像メモリを有する。すなわち、データバス１５．
１６、・・・と同数以上の２のべき乗の個数の画像デー
タ記憶ブロック手段８．９、・・・、及び指定アドレス
１２に従って該番手段のアドレス制御を行うアドレス制
御手段１０．１１、・・を有し、各画像データ記憶ブロ
ック手段８．９、・・・の各バス出力は、各画像データ
バッファ１３．１４、・・・に接続され、さらに該画像
データバッファ１３．１４、・・・はデータバス１５．
１６、・・・に接続される。

〔作　　　用〕

第１図の構成において、アドレス制御手段１０．１１、
・・・は、指定アドレス１２の所定の下位ビットによっ
て各画像データ記憶ブロック手段８．９、・・・を選択
し、上位ビットによって選択したブロックの内部アドレ
スを指定する。これにより、指定アドレス１２を順次連
続的に変化させると、連続する画素アドレスの画像デー
タが各画像データ記憶ブロック手段８．９、・・・に振
り分けられて記憶されることになる。

上記動作に加えて、各画像データ記憶ブロック手段８．
９、・・・は並列してアクセスすることができるため、
例えば画像データの読み出しを行う場合には、１メモリ
アクセスサイクルで、ある画像に対する上記ブロック数
に対応する連続画素アドレスの画像データを次々にほぼ
同時に読み出すことが可能となり、このようにして読み
出された複数画素骨の画像データは、例えば画像データ
バッファ１３に一時記憶される。次に、２メモリアクセ
スサイクル目では、他の画像が記憶されているアドレス
が指定アドレス１２によって指定され、これによりその
画像に対する上記ブロック数に対応する連続画素アドレ
スの複数の画像データが読み出され、例えば画像データ
バッファ１４に一時記憶される。この動作により、各画
像データバッファ１３．１４、・・・に、別々の画像の
画像データが複数画素数分一時記憶されたら、対応する
データバス１５．１６、・・・からそれらの画像データ
が同時に読み出される。

上記動作において、各画像データ記憶ブロック手段８．
９、・・・からは１メモリサイクルあたり該ブロック数
に等しい数の画像データが読み出され、また、各データ
バス１５．１６、・・・からは、１メモリサイクルあた
り該バス数に等しい数の画像データが同時に読み出され
る。従って、画像データ記憶ブロック手段８．９、・・
・の数が、データバス１５．１６、・・・の数と同じか
それ以上になるように構成すれば、指定アドレス１２に
よって１つのアドレス空間上に混在して割り当てられて
いる別々の画像の画像データを、データバス１５．１６
、・・・の数に等しい数だけ同時に読み出すことが可能
となる。この場合、画像データ記憶ブロック手段８．９
、・・・の数を２のべき乗になるように構成すれば、指
定アドレス１２の下位ビットを１００％有効に使用する
ことができる。すなわち、各アドレス制御手段１０．１
１、・・・が各画像データ記憶ブロック手段８．９、・
・・を選択するために必要な指定アドレス１２の下位ビ
ット数は、ブロック数が２なら１ビツト、４なら２ビツ
ト、８なら３ビツト、・・・となる。また、各画像デー
タバッファ１３．１４、・・・は、各画像データ記憶ブ
ロック手段８．９、・・・との画像データの授受、及び
各データバス１５．１６、・・・との画像データの授受
を別々のタイミングで行えるようにダブルバッファの構
成を有する。

一方、画像データの書き込み動作についても前記各動作
を全く逆にして考えればよく、また、各画像データバッ
ファ１３．１４、・・・及び各データバス１５．１６、
・・・を読み出し用と書き込み用とで別々に構成し、各
画像データ記憶ブロック手段８．９、・・・の数と該デ
ータバスの合計と同数もしくはそれ以上になるように構
成すれば、複数画像の画像データの読み出し動作及び書
き込み動作を、全く独立かつ同時に行うことが可能とな
る。

以上、第１図の基本構成により、１アドレス空間上に混
在する複数の画像への同時アクセスが可能となり、メモ
リ使用の自由度を向上させることが可能となる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行なう。

（本発明による画像メモリの構成（第２図））第２図は
、本発明による画像メモリの構成を示した図である。ア
ドレス発生回路２５からの指定アドレス５６は、各アド
レス制御回路２１〜２４（第１図の１０．１１、・・・
に対応）に入力し、ここで各画像メモリブロック１７〜
２０（第１図の８．９、・・・に対応）のアドレス制御
が行なわれる。

各画像メモリブロック１７〜２０の各リードデータバス
は、内部データバス４０にまとめられ、画像データバッ
ファ２６．２７　（第１図の１３．１４、・・・に対応
）を介して、リードバス３８、及び３９　（第１図の１
５．１６、・・・に対応）に接続される。

一方、ライトバス５３．５４（第１図の１５．１６、・
・・に対応）は、画像データバッファ４１．４２（第１
図の１３．１４、・・・に対応）を介して、内部データ
バス５５から各画像メモリブロック１７〜２０の各ライ
トバスに接続される。

画像データバッファ２６及び２７は同じ内部構成を有し
、まず内部データバス４０はゲート回路２８（３３）に
接続され、その出力はスイッチ３１（３６）のＡ端子又
はＢ端子を介してバッファ回路２９（３４）又は３０（
３５）に接続され、バッファ回路２９（３４）又は３０
（３５）の各出力はスイッチ３２（３７）のＢ端子又は
Ａ端子を介してリードバス３８（３９）に接続される。

一方、画像データバッファ４１及び４２も同様の内部構
成を有し、ライトバッファ５３（，５４）はスイッチ４
７（５２）のＡ端子又はＢ端子を介してバッファ回路４
５（５０）又は４４（４９）に接続され、バッファ回路
４５（５０）又は４４（４９）の各出力は、スイッチ４
６（５１）のＢ端子又はＡ端子を介してゲート回路４３
（４Ｂ）に接続され、ゲート回路４３（４８）の出力は
内部データバス５５に接続される。

上記構成において、各スイッチ３１と３２．３６と３７
．４６と４７、及び５１と５２はＡ端子又はＢ端子が連
動して切り換え接続される。これにより、画像データバ
ッファ２６（２７）において、ゲート回路２８（３３）
がオンの時に、内部データバッファ４０からの画像デー
タがバッファ回路２９（３４）に入力している時（スイ
ッチ３１．３２（３６，３７）がＡ端子側）には、バッ
ファ回路３０（３５）の画像データがリードバッファ３
８（３９）に出力し、逆に内部データバッファ４０から
の画像データがバッファ回路３０（３５）に入力してい
る時（スイッチ３１．３２（３６，３７）がＢ端子側）
には、バッファ回路２９（３４）の画像データがリード
バッファ３８（３９）に出力するダブルバッファの構成
を有する。これにより、各画像メモリブロック１７〜２
０から各画像データバッファ２６．２７へのリードデー
タの入力タイミングと、各画像データバッファ２６．２
７から各データバス３８．３９へのリードデータの出力
タイミングは独立に定めることができる。

画像データの書き込み時に用いる画像データバッファ４
１．４２も全く同様に動作する。

また、各ゲート回路２８．３３．４３．４８は、特には
図示しない外部からの制御信号によりオン又はオフされ
る。

（本発明による画像メモリの動作（第３図））次に、上
記構成の画像メモリの動作につき説明を行なう。まず、
アドレス制御回路２１〜２４は、アドレス発生回路２５
からの指定アドレス５６の下位２ビツトによって、各々
対応する画像メモリブロック１７〜２０を選択するかど
うかを決定し、それ以外の上位ビットによって選択した
ブロックの内部アドレスを決定する。今、指定アドレス
５６が連続的に変化すると、前記各画像メモリブロック
１７〜２０が順次選択されるため、各ブロックのメモリ
アクセスサイクルを重ねることが可能である。これによ
り、メモリのアクセス速度は見かけ上４倍となる。

今、画像Ｓ１と８２の各画像データをリードバス３８及
び３９から同時に読み出し、かつ画像Ｄ１とＤ−２の各
画像データをライトバス５３．５４から同時に書き込む
場合の動作について、第３図のタイムチャートを用いて
説明を行なう。まず、各画像データバッファ２６．２７
から各リードバス３８．３９への同時リード動作は、バ
スサイクルｔ１　、ｊｚ、ｔ２、・・・　（第３図Ｐ）
に従って、第３図（１）に示すように途切れなく行なわ
れ、一方、各ライトバス５３．５４から各画像データバ
ッファ４１．４２への同時ライト動作も、同バスサイク
ルに従って第４図０）に示すように途切れなく行われる
ものとする。また、各画像データバッファ２６．２７．
４１．４２内の各ゲート回路２８．３３．４３．４８は
、上記バスサイクルｔ１、ｔ２、ｔ３、・・・に同期し
て、第３図（１）〜（０）に示すように１メモリサイク
ルずつ２８→３３→４３→４８→２８→３３−・・・の
順に繰り返しオンになるとする。

始めに、アドレス発生回路２５からの指定アドレス５６
として、画像Ｓ１の画素Ｐ−Ｐ＋３に対応するアドレス
がわずかな時間差で各アドレス制御回路２１〜２４へ人
力する。これにより、各画像メモリブロック１７〜２０
の対応アドレスが第３図（ａ）〜（ｄ）に示すように次
々にアクセスされ、バスサイクルｔ１において上記４画
素分のデータＳ１　　（Ｐ）　〜Ｓｌ　（Ｐ＋３）が、
第３図（ｅ）に示すように画像バッファメモリ２６内の
バッファ回路３０へ次々に格納される。なお、各スイッ
チ３１．３６．４６．５１はＢ端子側になっているとす
る。

従って、この時同時にリードバス３８．３９には各バッ
ファ回路２９．３４から画像Ｓ１及びＳ２の画素Ｐ−２
の画像データが出力され、また、ライトバス５３．５４
から各バッファ回路４４．４９に、画像Ｄ１及びＤ２の
画素Ｑ＋２の画像データが入力している。

次に、各画像メモリブロック１７〜２０において、画像
Ｓ２の画素Ｐ−Ｐ＋３に対応するアドレスが、前記と同
様にして第３図（ａ）〜（ｄ）に示すように次々にアク
セスされ、バスサイクルｔ２において上記４画素分のデ
ータ５２（Ｐ）〜５２（Ｐ＋３）が、第３図（ｆｌに示
すように画像バッファメモ１Ｊ２７内のバッファ回路３
５へ格納される。この時同時に、リードバス３８．３９
には各バッファ回路２９．３４から画像Ｓ１及びＳ２の
画素Ｐ−１の画像データが出力され、またライトバス５
３．５４から各バッファ回路４４．４９に、画像Ｄ１及
びＤ２の画素Ｑ＋３の画像データが入力している。

上記バスサイクルｔ１及びｔ２において、バッファ回路
３０及び３５　（同時に４５．５０）がいっばいになっ
たら、各スイッチ３１．３２．３６．３７．４６．４７
．５１．５２がＡ端子側に切り換わり、以後ｔ、〜１ｈ
の４バスサイクルにおいて、各バッファ回路３０．３５
から画像Ｓ１及びＳ２の各画素Ｐ−Ｐ＋３の画像データ
が、リードバス３８．３９に出力される。そして、この
区間において、バッファ回路４４．４９に一時記憶され
ている画像Ｄ１及びＤ２の画素Ｑ−Ｑ＋３の画像データ
が、前記リード動作と同様にして第３図（ａｌ〜（ｄｌ
、（ｇｌ、（ｈｌに示すように、バスサイクルｔ１、ｔ
４で各画像メモリブロック１７〜２０に書き込まれる。

さらに、次のバスサイクルｊｓ、ｊ６で、画像Ｓ１及び
Ｓ２の次のリードデータである画素Ｐ＋４〜Ｐ＋７の画
像データが、第３図（ａ）　〜（ｄｌ、（ｅ）、（ｆ）
に示すようにバッファ回路２９．３４に格納される。同
時に、バスサイクルｔ、〜ｔ、において、次のライトデ
ータである画像Ｄ１及びＤ２の画素Ｑ＋４〜Ｑ＋７の画
像データが、ライトバス５３．５４からバッファ回路４
５．５０に格納される。以下、同様にして各画像メモリ
ブロック１７〜２０に対する画像Ｓ１、Ｓ２のリード動
作、及び画像Ｄ１、Ｄ２のライト動作を、各々２本のリ
ードバス３８．３９、及びライトバス５３．５４を用い
て同時に行なうことが可能である。

以上のように、本実施例においては、各画像メモリブロ
ック１７〜２０が、１メモリアクセスサイクル（１バス
サイクル）あたり４画素の画像データをアクセスするこ
とができ、このうち２画素分は２本のリードバスからの
リードデータの同時出力に用いられ、他の２画素分は２
本のライトハスからのライトデータの同時入力に用いら
れている。従って、本発明においては画像メモリブロッ
クの数が、リードバスとライトバスの合計の数と同じか
それ以上になるように構成すれば、アドレ大発生回路２
５からの指定アドレス５６によって１つのアドレス空間
上に混在して割り当てられている別々の画像に対して、
同時にリード動作又はライト動作を行なうことが可能で
ある。

なお、第２図の実施例においては、リードバス２本、ラ
イトバス２本による構成であったが、リードバス３本、
ライトバス１本にし、リードデータはカラー画像におけ
るＲＧＢ画像とすることなどが考えられる。

また、第２図のリードバス、及びリード用の画像データ
バッファを４つにし、各画像メモリブロックからの連続
する４画素分の画像データが各々別々の画像データバッ
ファに読み出されるように構成すれば、１枚の画像中の
連続する４画素の画像データを同時に読み出すことも可
能である。

〔発明の効果〕

本発明によれば、画像メモリを１個のアドレス空間にす
ることができるため、その大容量化が簡単に実現できる
とともにメモリ使用の自由度を向上することができる。

さらに画像メモリのアクセス頻度が上がっても、その高
速性から、バスの速度を下げることなく、画像処理プロ
セッサとのアクセスが可能となるので、データバス側か
らみたメモリアクセス速度を向上することができる。

【図面の簡単な説明】

第１図は、本発明による画像メモリの基本構成図、第２図は、本発明による画像メモリの実施例の構成図、第３図ｆａ）〜（Ｉ））は、本発明による画像メモリの
実施例の動作タイムチャート、第４図は、従来例の構成図である。８．９・・・画像データ記憶ブロック手段、１０．１１
・・・アドレス制御手段、１２・・・指定アドレス、１３．１４・・・画像データバッファ、１５．１６・・
・データバス。

Claims

【特許請求の範囲】１）複数のデータバス（１５、１６、・・・）を介して
複数の画像データを同時に入力又は出力する機能を有す
る画像メモリにおいて、前記データバス（１５、１６、・・・）と同数以上の２
のべき乗の個数を有し並列アクセスが可能な複数の画像
データ記憶ブロック手段（８、９、・・・）と、指定アドレス（１２）の所定の下位ビットによって前記
各画像データ記憶ブロック手段（８、９、・・・）を選
択し該下位ビット以外の上位ビットで該各選択ブロック
の内部アドレスを指定することにより連続する画素アド
レスの画像データが前記各画像データ記憶ブロック手段
（８、９、・・・）に振り分けて割り当てられるように
アドレス制御を行うアドレス制御手段（１０、１１、・
・・）と、前記データバス（１５、１６、・・・）毎に接続され、
前記複数の画像データ記憶ブロック手段（８、９、・・
・）から読み出した画像データを選択的に一時記憶する
動作と該動作とは独立したタイミングで既に一時記憶さ
れている画像データを前記データバス（１５、１６、・
・・）に各データバス間で同時に出力する動作を行う機
能、又は前記データバス（１５、１６、・・・）からの
画像データを各データバス間で同時に一時記憶する動作
と該動作とは独立したタイミングで既に一時記憶されて
いる画像データを前記複数の画像データ記憶ブロック手
段（８、９、・・・）へ選択的に書き込む動作を行う機
能を有する複数の画像データバッファ（１３、１４、・
・・）とを有することを特徴とする画像メモリ。２）前記データバス（１５、１６、・・・）及びそれに
対応して接続される前記画像データバッファ（１３、１
４、・・・）は、前記画像データ記憶ブロック手段（８
、９、・・・）に対する画像データの出力動作と入力動
作に対応して独立に複数組ずつ設けられることを特徴と
する特許請求の範囲第１項記載の画像メモリ。