JPS6314508B2 - - Google Patents
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- JPS6314508B2 JPS6314508B2 JP55169498A JP16949880A JPS6314508B2 JP S6314508 B2 JPS6314508 B2 JP S6314508B2 JP 55169498 A JP55169498 A JP 55169498A JP 16949880 A JP16949880 A JP 16949880A JP S6314508 B2 JPS6314508 B2 JP S6314508B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、特性が良好でかつ電気的な衝撃に
より破壊しにくい、シヨツトキゲート型電界効果
トランジスタ（以下MESFETと略す）に係る化
合物半導体装置に関する。
より破壊しにくい、シヨツトキゲート型電界効果
トランジスタ（以下MESFETと略す）に係る化
合物半導体装置に関する。
（従来の技術）
砒化ガリウムGaAsをはじめとする化合物半導
体材料は、シリコンSiに比べキヤリアの移動度及
び飽和ドリフト速度が大きいという利点を有する
ため、特に高周波、高速装置の半導体材料として
注目されている。中でもGaAsを用いた
MESFETは開発実用化が急速に進展し、マイク
ロ波増幅器、発振器あるいは高速論理素子として
多く使用されている。
体材料は、シリコンSiに比べキヤリアの移動度及
び飽和ドリフト速度が大きいという利点を有する
ため、特に高周波、高速装置の半導体材料として
注目されている。中でもGaAsを用いた
MESFETは開発実用化が急速に進展し、マイク
ロ波増幅器、発振器あるいは高速論理素子として
多く使用されている。
GaAsを用いたMESFETにおいては、高周波、
高速装置として十分な特性を得るため、制御電極
即ちゲート電極のチヤネル方向の長さをミクロン
あるいはサブミクロンのオーダに形成している。
ゲート電極がこのように微細な構造であることに
加え、シヨツトキ接合であるということのため
に、この種のMESFETのゲート電極は電気的衝
撃に対して非常に弱いものとなつている。
高速装置として十分な特性を得るため、制御電極
即ちゲート電極のチヤネル方向の長さをミクロン
あるいはサブミクロンのオーダに形成している。
ゲート電極がこのように微細な構造であることに
加え、シヨツトキ接合であるということのため
に、この種のMESFETのゲート電極は電気的衝
撃に対して非常に弱いものとなつている。
（発明が解決しようとする問題点）
このようなMESFETを使つて増幅器や発振器
を製造する場合や、MESFETを主体に構成され
た高速論理素子を機器に組み込んで稼動させる場
合には、外来サージ等の電気的衝撃がMESFET
の特にゲート電極に加わらない様に細心の注意を
払う必要があつた。例えば、MESFETのソース、
ゲート両電極間にツエナーダイオードを外付けす
るなど、MESFETのゲート電極を保護する手段
も従来しばしば講じられているが、部品の点数が
多くなり、組立を複雑にする。
を製造する場合や、MESFETを主体に構成され
た高速論理素子を機器に組み込んで稼動させる場
合には、外来サージ等の電気的衝撃がMESFET
の特にゲート電極に加わらない様に細心の注意を
払う必要があつた。例えば、MESFETのソース、
ゲート両電極間にツエナーダイオードを外付けす
るなど、MESFETのゲート電極を保護する手段
も従来しばしば講じられているが、部品の点数が
多くなり、組立を複雑にする。
この発明は上記の欠点を除去するもので
MESFETのゲート電極を、外来サージ等の電気
的衝撃から保護する機能を同一チツプ内に内蔵す
る構造を改めたものである。
MESFETのゲート電極を、外来サージ等の電気
的衝撃から保護する機能を同一チツプ内に内蔵す
る構造を改めたものである。
（問題点を解決するための手段）
この発明は、化合物半導体半絶縁性基板上に設
けられたソース領域、ドレイン領域及び両領域の
間に分布するチヤネル領域の各一方導電型領域
と、各領域上にそれぞれ設けられたソース電極、
ドレイン電極及びゲート電極とを備えるシヨツト
キゲート型電界効果トランジスタにおいて、前記
ソース領域とドレイン領域の何れか一方の領域に
隣接しチヤネル領域には接しない他方導電型領域
を設け、前記ソース領域とドレイン領域の両領域
を避けて前記ゲート電極を他方導電型領域に直接
接続し、他方導電型領域およびこの他方導電型領
域に隣接するソース領域又はドレイン領域の何れ
か一方の領域により、主たる電流が前記半絶縁性
基板の表面と平行に流れる横方向半導体接合領域
を形成し、この横方向半導体接合領域を前記トラ
ンジスタの保護領域とした化合物半導体装置であ
り、前記ゲート電極は、チヤネル領域との間でシ
ヨツトキ接合を形成し、他方導電型領域との間で
オーム性接触を形成するように選択された金属か
ら成るものである化合物半導体装置であり、前記
他方導電型領域に隣接するソース領域又はドレイ
ン領域の何れか一方の領域は、キヤリア濃度をチ
ヤネル領域に於けるキヤリア濃度よりも高濃度に
している上記の何れかに記載の化合物半導体装置
である。
けられたソース領域、ドレイン領域及び両領域の
間に分布するチヤネル領域の各一方導電型領域
と、各領域上にそれぞれ設けられたソース電極、
ドレイン電極及びゲート電極とを備えるシヨツト
キゲート型電界効果トランジスタにおいて、前記
ソース領域とドレイン領域の何れか一方の領域に
隣接しチヤネル領域には接しない他方導電型領域
を設け、前記ソース領域とドレイン領域の両領域
を避けて前記ゲート電極を他方導電型領域に直接
接続し、他方導電型領域およびこの他方導電型領
域に隣接するソース領域又はドレイン領域の何れ
か一方の領域により、主たる電流が前記半絶縁性
基板の表面と平行に流れる横方向半導体接合領域
を形成し、この横方向半導体接合領域を前記トラ
ンジスタの保護領域とした化合物半導体装置であ
り、前記ゲート電極は、チヤネル領域との間でシ
ヨツトキ接合を形成し、他方導電型領域との間で
オーム性接触を形成するように選択された金属か
ら成るものである化合物半導体装置であり、前記
他方導電型領域に隣接するソース領域又はドレイ
ン領域の何れか一方の領域は、キヤリア濃度をチ
ヤネル領域に於けるキヤリア濃度よりも高濃度に
している上記の何れかに記載の化合物半導体装置
である。
（作用）
この発明はMESFETのゲート電極を電気的衝
撃から保護する部分が、部品点数、配線個所、チ
ツプ面積を増加することなく同一のチツプ内に組
み込める。また、MESFETのソースまたはドレ
イン領域の電子濃度が高濃度に形成されるので、
MESFETの高周波、高速特性が改善される。
撃から保護する部分が、部品点数、配線個所、チ
ツプ面積を増加することなく同一のチツプ内に組
み込める。また、MESFETのソースまたはドレ
イン領域の電子濃度が高濃度に形成されるので、
MESFETの高周波、高速特性が改善される。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図はこの例のMESFETの平
面図であり、第２図はその折線Ａ−A′に沿つた
構造断図面である。両図でGaAs半絶縁性基板１
上に形成された一方導電型たとえばＮ型のソース
領域２とドレイン領域３、及びこれらの領域には
さまれて形成されたＮ型のチヤネル領域４があ
り、それぞれの領域上に設けられたソース電極
５、ドレイン電極６、及びゲート電極７をもつ
MESFETを基本構造とする。
して説明する。第１図はこの例のMESFETの平
面図であり、第２図はその折線Ａ−A′に沿つた
構造断図面である。両図でGaAs半絶縁性基板１
上に形成された一方導電型たとえばＮ型のソース
領域２とドレイン領域３、及びこれらの領域には
さまれて形成されたＮ型のチヤネル領域４があ
り、それぞれの領域上に設けられたソース電極
５、ドレイン電極６、及びゲート電極７をもつ
MESFETを基本構造とする。
そして、Ｎ型のソース領域２と一部を接する
（ドレイン領域と接する例は図示されない）様に
設けられチヤネル領域４には接しない他方導電型
領域、この例でＰ型領域８をもち、ゲート電極７
がチヤネル領域４上から、このＰ型領域８上にま
で延長されてＰ型領域８と直接接続する構造を有
している。このゲート電極７とＰ型領域８との間
ではオーム性接触が形成される。しかも、少なく
ともソース領域２はチヤネル領域４よりも電子濃
度が高く形成されている。このように、Ｎ型ソー
ス領域２とＰ型領域８とにより、主たる電流が半
絶縁性基板１の表面と平行に流れる横方向半導体
接合（PN接合）領域が形成される。
（ドレイン領域と接する例は図示されない）様に
設けられチヤネル領域４には接しない他方導電型
領域、この例でＰ型領域８をもち、ゲート電極７
がチヤネル領域４上から、このＰ型領域８上にま
で延長されてＰ型領域８と直接接続する構造を有
している。このゲート電極７とＰ型領域８との間
ではオーム性接触が形成される。しかも、少なく
ともソース領域２はチヤネル領域４よりも電子濃
度が高く形成されている。このように、Ｎ型ソー
ス領域２とＰ型領域８とにより、主たる電流が半
絶縁性基板１の表面と平行に流れる横方向半導体
接合（PN接合）領域が形成される。
MESFETにおいて、ゲート電極７とチヤネル
領域４とで形成されるシヨツトキ接合はチヤネル
領域４における電子濃度でほぼ決まる逆電圧をも
ち、これ以上の逆電圧が印加されると、シヨツト
キ接合がブレーク・ダウンを起こし、シヨツトキ
接合に逆方向電流が流れ、そのエネルギがある限
度（耐サージエネルギ）を超えるとシヨツトキ接
合が破壊し、MESFETが故障する。
領域４とで形成されるシヨツトキ接合はチヤネル
領域４における電子濃度でほぼ決まる逆電圧をも
ち、これ以上の逆電圧が印加されると、シヨツト
キ接合がブレーク・ダウンを起こし、シヨツトキ
接合に逆方向電流が流れ、そのエネルギがある限
度（耐サージエネルギ）を超えるとシヨツトキ接
合が破壊し、MESFETが故障する。
ところが、この発明の構成においては、ゲート
電極７に逆電圧が印加された場合、ゲート電極７
とチヤネル領域４とで形成されるシヨツトキ接合
がブレーク・ダウンするよりも低い逆電圧によ
り、Ｐ型領域８とソース領域２とを形成される
PN接合がブレーク・ダウンすることにより、ゲ
ートのシヨツトキ接合が保護される。Ｐ型領域８
とソース領域２とで形成されるPN接合の逆方向
ブレーク・ダウン電圧を、上記のようにゲート電
極７とチヤネル領域４とで形成されるシヨツトキ
接合の逆方向ブレーク・ダウン電圧よりも低くす
ることは、ソース領域２の電子濃度を、チヤネル
領域４の電子濃度よりも高く形成することにより
達成されている。PN接合はシヨツトキ接合に比
べ電気的耐破壊性において格段に優れており、こ
の発明の構造においては、PN接合によるゲート
の保護手段を有しない構造に比べ電気的耐破壊性
が大幅に改善される。
電極７に逆電圧が印加された場合、ゲート電極７
とチヤネル領域４とで形成されるシヨツトキ接合
がブレーク・ダウンするよりも低い逆電圧によ
り、Ｐ型領域８とソース領域２とを形成される
PN接合がブレーク・ダウンすることにより、ゲ
ートのシヨツトキ接合が保護される。Ｐ型領域８
とソース領域２とで形成されるPN接合の逆方向
ブレーク・ダウン電圧を、上記のようにゲート電
極７とチヤネル領域４とで形成されるシヨツトキ
接合の逆方向ブレーク・ダウン電圧よりも低くす
ることは、ソース領域２の電子濃度を、チヤネル
領域４の電子濃度よりも高く形成することにより
達成されている。PN接合はシヨツトキ接合に比
べ電気的耐破壊性において格段に優れており、こ
の発明の構造においては、PN接合によるゲート
の保護手段を有しない構造に比べ電気的耐破壊性
が大幅に改善される。
さらに、ソース領域２の電子濃度をチヤネル領
域４の電子濃度よりも高く形成したことにより、
MESFETのソース抵抗が低く抑えられ、これに
よりMESFETの特性も向上する。しかも、この
発明の構造においては、PN接合によるゲートの
保護手段を有しない構造に比べ、チツプ面積は殆
ど増加せず、ボンデイング個所は全く増加しな
い。更にこの発明のMESFETを、ゲート電極を
保護するための例えばツエナーダイオードを外付
けした構造と比較すれば、部品点数、アセンブリ
工程及び機器のスペースを減少させることができ
る。
域４の電子濃度よりも高く形成したことにより、
MESFETのソース抵抗が低く抑えられ、これに
よりMESFETの特性も向上する。しかも、この
発明の構造においては、PN接合によるゲートの
保護手段を有しない構造に比べ、チツプ面積は殆
ど増加せず、ボンデイング個所は全く増加しな
い。更にこの発明のMESFETを、ゲート電極を
保護するための例えばツエナーダイオードを外付
けした構造と比較すれば、部品点数、アセンブリ
工程及び機器のスペースを減少させることができ
る。
この様な構造をとらせるためには例えば以下の
ようにして形成するとよい。まず、クロムCrド
ープの半絶縁性GaAs基板上に、ソース領域及び
ドレイン領域となる部分に少くとも開口を有する
フオトレジストのパターンを形成し、このフオト
レジストをマスクとして、ソース領域及びドレイ
ン領域のイオン打込みを行なう。次に、フオトレ
ジストを除去し、あらためてチヤネル領域となる
部分に少なくとも開口を有するフオトレジストの
パターンを形成し、このフオトレジストをマスク
としてチヤネル領域のイオン打込みを行なう。更
に、フオトレジストを徐去した後、Ｐ型領域とな
る部分に少なくとも開口を有するフオトレジスト
のパターンを形成し、このフオトレジストをマス
クとしてＰ型領域のイオン打込みを行なう。
ようにして形成するとよい。まず、クロムCrド
ープの半絶縁性GaAs基板上に、ソース領域及び
ドレイン領域となる部分に少くとも開口を有する
フオトレジストのパターンを形成し、このフオト
レジストをマスクとして、ソース領域及びドレイ
ン領域のイオン打込みを行なう。次に、フオトレ
ジストを除去し、あらためてチヤネル領域となる
部分に少なくとも開口を有するフオトレジストの
パターンを形成し、このフオトレジストをマスク
としてチヤネル領域のイオン打込みを行なう。更
に、フオトレジストを徐去した後、Ｐ型領域とな
る部分に少なくとも開口を有するフオトレジスト
のパターンを形成し、このフオトレジストをマス
クとしてＰ型領域のイオン打込みを行なう。
しかる後、フオトレジストを除去してから、全
体を砒素As雰囲気中で高温アニールすることに
より、例えばＮ型電子濃度３〜８×1017cm-3のソ
ース領域及びドレイン領域、Ｎ型電子濃度約１×
1017cm-3で厚さ0.1〜0.3μｍのチヤネル領域、及び
Ｐ型正孔濃度８×1018cm-3以上のＰ型領域をそれ
ぞれ形成する。そして、少なくともソース領域及
びドレイン領域上に例えば金−ゲルマニウム
（Au−Ge）合金からなるソース電極及びドレイ
ン電極、及びチヤネル領域上からＰ型領域上にま
で延長された例えばチタン（Ti）からなるゲー
ト電極をそれぞれ形成する。
体を砒素As雰囲気中で高温アニールすることに
より、例えばＮ型電子濃度３〜８×1017cm-3のソ
ース領域及びドレイン領域、Ｎ型電子濃度約１×
1017cm-3で厚さ0.1〜0.3μｍのチヤネル領域、及び
Ｐ型正孔濃度８×1018cm-3以上のＰ型領域をそれ
ぞれ形成する。そして、少なくともソース領域及
びドレイン領域上に例えば金−ゲルマニウム
（Au−Ge）合金からなるソース電極及びドレイ
ン電極、及びチヤネル領域上からＰ型領域上にま
で延長された例えばチタン（Ti）からなるゲー
ト電極をそれぞれ形成する。
この製造方法において、前後３回行なわれるイ
オン打込みの工程は、必ずしもこの順序で行なわ
れる必要はない。しかし、チヤネル領域は、ソー
ス領域及びドレイン領域と、又Ｐ型領域はソース
領域と、それぞれ互いに接するように形成されな
ければならない。また、ソース領域、ドレイン領
域、及びチヤネル領域のイオン打込みにおいて
は、例えば珪素Siイオンを打込み、Ｐ型領域のイ
オン打込みにおいては例えばベリリウムBeイオ
ンを打込む。イオン打込みの際の選択マスクとし
ては例えばポジレジストAZ−1350（商品名）を用
いる。またソース電極及びドレイン電極として
Au−Ge合金を用いたが、ボンデイング性を考慮
して、その上に例えば、Ti−Pt−Auを積層する
構造も有効である。ゲート電極においても、ゲー
ト抵抗を減少し耐腐食性、耐酸化性を増しかつボ
ンデイング性を向上するために、AuあるいはPt
−Auを積層する構造も有効である。
オン打込みの工程は、必ずしもこの順序で行なわ
れる必要はない。しかし、チヤネル領域は、ソー
ス領域及びドレイン領域と、又Ｐ型領域はソース
領域と、それぞれ互いに接するように形成されな
ければならない。また、ソース領域、ドレイン領
域、及びチヤネル領域のイオン打込みにおいて
は、例えば珪素Siイオンを打込み、Ｐ型領域のイ
オン打込みにおいては例えばベリリウムBeイオ
ンを打込む。イオン打込みの際の選択マスクとし
ては例えばポジレジストAZ−1350（商品名）を用
いる。またソース電極及びドレイン電極として
Au−Ge合金を用いたが、ボンデイング性を考慮
して、その上に例えば、Ti−Pt−Auを積層する
構造も有効である。ゲート電極においても、ゲー
ト抵抗を減少し耐腐食性、耐酸化性を増しかつボ
ンデイング性を向上するために、AuあるいはPt
−Auを積層する構造も有効である。
なお、上記実施例において、ゲート電極として
用いたTiは、電子濃度約１×1017cm-3のＮ型チヤ
ネル領域との間では安定なシヨツトキ接合を形成
し、正孔濃度８×1018cm-3以上のＰ型領域との間
では良好なオーム性接触を形成する金属として選
んだものである。ゲート電極としてはTi以外に
Mo、Crなどでも可能であり、例えばMoあるい
はCrをゲート電極として用いる場合には、Ｐ型
領域の正孔濃度は、６×1018cm-3以上に形成すれ
ば十分である。
用いたTiは、電子濃度約１×1017cm-3のＮ型チヤ
ネル領域との間では安定なシヨツトキ接合を形成
し、正孔濃度８×1018cm-3以上のＰ型領域との間
では良好なオーム性接触を形成する金属として選
んだものである。ゲート電極としてはTi以外に
Mo、Crなどでも可能であり、例えばMoあるい
はCrをゲート電極として用いる場合には、Ｐ型
領域の正孔濃度は、６×1018cm-3以上に形成すれ
ば十分である。
前記実施例は単純なMESFETであるが、電気
的な耐破壊性に弱い電極をもつ他の素子、例えば
デユアルゲートFET、あるいはMESFETを含む
GaAs集積回路装置に対しても同様に適用でき
る。
的な耐破壊性に弱い電極をもつ他の素子、例えば
デユアルゲートFET、あるいはMESFETを含む
GaAs集積回路装置に対しても同様に適用でき
る。
また、このようなMESFETの製造方法として
はイオン打込法の他、エピタキシヤル成長法、拡
散法、あるいはこれらの組合せた方法を用いても
よい。
はイオン打込法の他、エピタキシヤル成長法、拡
散法、あるいはこれらの組合せた方法を用いても
よい。
さらに、前記実施例においてはGaAsが用いら
れているが、シヨツトキ接合からなるゲート電極
を形成することができ、半絶縁性半導体基板を得
ることのできる他の化合物半導体、例えば燐化イ
ンジウム（InP）にも本発明を同様に適用するこ
とができる。また、一方導電型としてＮ型、他方
導電型としてＰ型について説明したが、各々をＰ
型、Ｎ型としてもよく、Ｐ型領域８はドレイン領
域３に隣接させてもよい。
れているが、シヨツトキ接合からなるゲート電極
を形成することができ、半絶縁性半導体基板を得
ることのできる他の化合物半導体、例えば燐化イ
ンジウム（InP）にも本発明を同様に適用するこ
とができる。また、一方導電型としてＮ型、他方
導電型としてＰ型について説明したが、各々をＰ
型、Ｎ型としてもよく、Ｐ型領域８はドレイン領
域３に隣接させてもよい。
以上述べたようにこの発明によれば、
MESFETのゲート電極を電気的衝撃から保護す
る部分が同一チツプ内に組み込まれ、しかも、こ
れによつて特に配線個所は全く増加せず、またチ
ツプ面積も殆ど増加しない。つまり、従来の
MESFETを用いて回路や機器を稼働させる時に
は、外来サージ等により、しばしばMESFETの
故障が発生していたが、この発明のMESFETの
採用により、このような故障が解消される。ま
た、従来、ゲート電極を保護するために、Siツエ
ナーダイオードを外付けなどしている例もあるが
その場合には部品点数、アセンブリ工程、及び機
器のスペースが増加するのに対しこの発明の
MESFETを採用するときには部品点数、アセン
ブリ工程、及び機器のスペースを減少させて、同
様の効果を得ることができる。
MESFETのゲート電極を電気的衝撃から保護す
る部分が同一チツプ内に組み込まれ、しかも、こ
れによつて特に配線個所は全く増加せず、またチ
ツプ面積も殆ど増加しない。つまり、従来の
MESFETを用いて回路や機器を稼働させる時に
は、外来サージ等により、しばしばMESFETの
故障が発生していたが、この発明のMESFETの
採用により、このような故障が解消される。ま
た、従来、ゲート電極を保護するために、Siツエ
ナーダイオードを外付けなどしている例もあるが
その場合には部品点数、アセンブリ工程、及び機
器のスペースが増加するのに対しこの発明の
MESFETを採用するときには部品点数、アセン
ブリ工程、及び機器のスペースを減少させて、同
様の効果を得ることができる。
さらに、この発明によれば、MESFETのソー
ス領域又はドレイン領域の電子濃度が高濃度に形
成されているので、MESFETそのものの高周波、
高速特性が改善される。なおかつ、この発明にお
いては、シヨツトキゲート電極を保護するPN接
合の一方導電型領域は、MESFETのソース領域
またはドレイン領域を共通に用いこれに他方導電
型領域を隣接させ、またPN接合の他方導電型領
域上のオーム性接触部は、MESFETのゲート電
極と同一の金属を用いしかも一体に形成されてい
るため、構造及び製造工程が非常に簡単になつて
いる。
ス領域又はドレイン領域の電子濃度が高濃度に形
成されているので、MESFETそのものの高周波、
高速特性が改善される。なおかつ、この発明にお
いては、シヨツトキゲート電極を保護するPN接
合の一方導電型領域は、MESFETのソース領域
またはドレイン領域を共通に用いこれに他方導電
型領域を隣接させ、またPN接合の他方導電型領
域上のオーム性接触部は、MESFETのゲート電
極と同一の金属を用いしかも一体に形成されてい
るため、構造及び製造工程が非常に簡単になつて
いる。
この発明にかかる保護ダイオードは半絶縁性基
板に半導体素子とともに横形に形成されるので第
３図に例示する縦形の保護ダイオードについて以
下に示す４つの欠点のすべてを解決する顕著な利
点を備えるものである。
板に半導体素子とともに横形に形成されるので第
３図に例示する縦形の保護ダイオードについて以
下に示す４つの欠点のすべてを解決する顕著な利
点を備えるものである。
(i) 保護ダイオードの保護性能は、第１（内側）
のPN接合１１１、第２（外側）のPN接合１１
２とで接合面積が相違する。従つて一方を設計
値に合わせれば他方は過剰性能となり、寄生容
量の増加が伴なうなどによりMESFETの高周
波特性に悪影響が現われる。
のPN接合１１１、第２（外側）のPN接合１１
２とで接合面積が相違する。従つて一方を設計
値に合わせれば他方は過剰性能となり、寄生容
量の増加が伴なうなどによりMESFETの高周
波特性に悪影響が現われる。
(ii) 縦形の第２のPN接合１１２の形成には導電
型式の再反転を施すことを余儀なくされるか
ら、Ｐ型、Ｎ型の不純物が非常に高濃度に含ま
れて結晶性が損ぜられ、この領域を一方に持つ
PN接合は急峻な降伏特性を示さないことと、
低電圧でのリーク電流を発生し、例えば
MESFETに対する入力信号の損失などの悪影
響を及ぼす。
型式の再反転を施すことを余儀なくされるか
ら、Ｐ型、Ｎ型の不純物が非常に高濃度に含ま
れて結晶性が損ぜられ、この領域を一方に持つ
PN接合は急峻な降伏特性を示さないことと、
低電圧でのリーク電流を発生し、例えば
MESFETに対する入力信号の損失などの悪影
響を及ぼす。
(iii) 保護ダイオードの最下層の領域（第３図にお
ける内側のN1領域）を半導体素子（例えば
MESFET）等への接続のために第３図に示さ
れるように横方向に延長してここにオーム性電
極１１３を設けている。降伏時の電流はこの領
域層部を横方向に流れるので、この薄い層部を
通過する電流に対し大きな直列抵抗となる。よ
つて保護ダイオードの降伏特性を劣化させる。
ける内側のN1領域）を半導体素子（例えば
MESFET）等への接続のために第３図に示さ
れるように横方向に延長してここにオーム性電
極１１３を設けている。降伏時の電流はこの領
域層部を横方向に流れるので、この薄い層部を
通過する電流に対し大きな直列抵抗となる。よ
つて保護ダイオードの降伏特性を劣化させる。
(iv) 製造において、３領域（例えば第３図におけ
るN1、Ｐ、N2領域）は相異なる３回の不純物
拡散工程が、各拡散濃度と拡散深さの制御を精
密に行なう困難から、工程の増加と保護ダイオ
ードの特性の不均一性が大きく、不良率が高く
なりコストアツプにつながる。
るN1、Ｐ、N2領域）は相異なる３回の不純物
拡散工程が、各拡散濃度と拡散深さの制御を精
密に行なう困難から、工程の増加と保護ダイオ
ードの特性の不均一性が大きく、不良率が高く
なりコストアツプにつながる。
第１図はこの発明の一実施例を説明するための
平面図であり、第２図はその折線Ａ−A′に沿つ
た断面図、第３図は保護ダイオードの断面図であ
る。 １……GaAs半絶縁性基板、２……ソース領
域、３……ドレイン領域、４……チヤネル領域、
５……ソース電極、６……ドレイン電極、７……
ゲート電極、８……他方導電型領域。
平面図であり、第２図はその折線Ａ−A′に沿つ
た断面図、第３図は保護ダイオードの断面図であ
る。 １……GaAs半絶縁性基板、２……ソース領
域、３……ドレイン領域、４……チヤネル領域、
５……ソース電極、６……ドレイン電極、７……
ゲート電極、８……他方導電型領域。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体半絶縁性基板上に設けられたソ
ース領域、ドレイン領域及び両領域の間に分布す
るチヤネル領域の各一方導電型領域と、各領域上
にそれぞれ設けられたソース電極、ドレイン電極
及びゲート電極とを備えるシヨツトキゲート型電
界効果トランジスタにおいて、前記ソース領域と
ドレイン領域の何れか一方の領域に隣接しチヤネ
ル領域には接しない他方導電型領域を設け、前記
ソース領域とドレイン領域の両領域を避けて前記
ゲート電極を他方導電型領域に直接接続し、他方
導電型領域およびこの他方導電型領域に隣接する
ソース領域又はドレイン領域の何れか一方の領域
により、主たる電流が前記半絶縁性基板の表面と
平行に流れる横方向半導体接合領域を形成し、こ
の横方向半導体接合領域を前記トランジスタの保
護領域としたことを特徴とする化合物半導体装
置。 ２ 前記ゲート電極が、チヤネル領域との間でシ
ヨツトキ接合を形成し他方導電型領域との間でオ
ーム性接触を形成するように選択された金属から
成るものであることを特徴とする特許請求の範囲
第１項に記載の化合物半導体装置。 ３ 前記他方導電型領域に隣接するソース領域又
はドレイン領域の何れか一方の領域は、キヤリア
濃度をチヤネル領域に於けるキヤリア濃度よりも
高濃度にしていることを特徴とする特許請求の範
囲第１項及び第２項の何れか一項に記載の化合物
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55169498A JPS5793579A (en) | 1980-12-03 | 1980-12-03 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55169498A JPS5793579A (en) | 1980-12-03 | 1980-12-03 | Compound semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793579A JPS5793579A (en) | 1982-06-10 |
| JPS6314508B2 true JPS6314508B2 (ja) | 1988-03-31 |
Family
ID=15887630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55169498A Granted JPS5793579A (en) | 1980-12-03 | 1980-12-03 | Compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329121U (ja) * | 1989-08-01 | 1991-03-22 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130476A (en) * | 1981-02-05 | 1982-08-12 | Sony Corp | Semiconductor device |
| JPH0740571B2 (ja) * | 1985-12-20 | 1995-05-01 | 三洋電機株式会社 | 化合物半導体装置の保護ダイオ−ド |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
-
1980
- 1980-12-03 JP JP55169498A patent/JPS5793579A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329121U (ja) * | 1989-08-01 | 1991-03-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793579A (en) | 1982-06-10 |
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