JPS63136645A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63136645A JPS63136645A JP28352386A JP28352386A JPS63136645A JP S63136645 A JPS63136645 A JP S63136645A JP 28352386 A JP28352386 A JP 28352386A JP 28352386 A JP28352386 A JP 28352386A JP S63136645 A JPS63136645 A JP S63136645A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電形の基板上に第二導電形のエピタキ
シャル層が積層され、エピタキシャル層に形成される素
子間の分離のためにエピタキシャル層を貫通する第一導
電形のアイソレーシッン領域が設けられる半導体装置に
関する。
シャル層が積層され、エピタキシャル層に形成される素
子間の分離のためにエピタキシャル層を貫通する第一導
電形のアイソレーシッン領域が設けられる半導体装置に
関する。
同一基板上に複数の半導体素子を集積する場合、例えば
第２図に示すように、Ｐ型基板１の上に積層してＮ型エ
ピタキシャル層２を貫通してＰ型のアイソレージ替ン領
域３が形成され、隣接素子との分離が行われることはよ
く知られている。このようなアイソレーシッン領域３を
エピタキシャル層２の上面から拡散によって形成するこ
とは、エピタキシャル層の厚さが厚いときには長い拡散
時間を要し、また横方向拡散のためアイソレーシッン領
域３の占有面積が大きくなり、素子間距離が広がるので
、ＩＣチップ寸法が太き（なる、そこで、予めＰ型基板
ｌ上にＰ°埋込層３１を形成し、エピタキシャル層２を
形成後ドライブインにより上下に拡散を進行させておき
、上面からの拡散層３の拡散時間を短くすることが行わ
れる。なお、ドライブインの際に基板１からの拡散でＰ
ｊｌｌｌがエピタキシャル層２内に形成されるが、基板
の不純物濃度が低いため、その厚さは薄い。
第２図に示すように、Ｐ型基板１の上に積層してＮ型エ
ピタキシャル層２を貫通してＰ型のアイソレージ替ン領
域３が形成され、隣接素子との分離が行われることはよ
く知られている。このようなアイソレーシッン領域３を
エピタキシャル層２の上面から拡散によって形成するこ
とは、エピタキシャル層の厚さが厚いときには長い拡散
時間を要し、また横方向拡散のためアイソレーシッン領
域３の占有面積が大きくなり、素子間距離が広がるので
、ＩＣチップ寸法が太き（なる、そこで、予めＰ型基板
ｌ上にＰ°埋込層３１を形成し、エピタキシャル層２を
形成後ドライブインにより上下に拡散を進行させておき
、上面からの拡散層３の拡散時間を短くすることが行わ
れる。なお、ドライブインの際に基板１からの拡散でＰ
ｊｌｌｌがエピタキシャル層２内に形成されるが、基板
の不純物濃度が低いため、その厚さは薄い。
上述のような半導体装置は、例えばバイポーラトランジ
スタのコレクタの直列抵抗を下げるために設け・られる
Ｎ”ｔｌｌ領領域４ほかにＰ°埋込領域３１を形成しな
ければならず、それぞれのための酸化、フォトエツチン
グ、拡散工程が必要で、大幅に工数が増大し、コストが
高くなるという欠点があった。
スタのコレクタの直列抵抗を下げるために設け・られる
Ｎ”ｔｌｌ領領域４ほかにＰ°埋込領域３１を形成しな
ければならず、それぞれのための酸化、フォトエツチン
グ、拡散工程が必要で、大幅に工数が増大し、コストが
高くなるという欠点があった。
本発明の目的は、埋込領域を設けることなしに、アイソ
レーション拡散の濶さを浅くすることができ、−７素そ
間の距離も小さくできる半導体装置を提供すること辷あ
る。
レーション拡散の濶さを浅くすることができ、−７素そ
間の距離も小さくできる半導体装置を提供すること辷あ
る。
上記目的を達成するために、本発明によれば第一導電形
の基板の比抵抗がｌθΩ１以下、０．０１Ω口以上であ
るものとする。
の基板の比抵抗がｌθΩ１以下、０．０１Ω口以上であ
るものとする。
基板の濃度を上げて比抵抗を１０Ω１以下とすることに
より、基板に含まれた不純物のウェハプロセス中におけ
る上方拡散が大きくなることによって、上方からのアイ
ソレーション拡散を浅くすることが可能になるので、上
記の目的が達成される。
より、基板に含まれた不純物のウェハプロセス中におけ
る上方拡散が大きくなることによって、上方からのアイ
ソレーション拡散を浅くすることが可能になるので、上
記の目的が達成される。
第１図０）−〜≠に本発明の一実施例を示し、第２図と
共通の部分には同一の符号が付されている。
共通の部分には同一の符号が付されている。
この場合Ｐ型シリコン基板ｌには通常のバイポーラＩＣ
に用いるより濃度が高い（比抵抗が小さい）ものを用い
、その上面の位置を破線５１で示し、この基板にＮ０埋
込領域４を形成したのち、その上にＮ型エピタキシャル
層２を形成し、さらに上方からの拡散によるＰ型アイソ
レーシッン領域３を埋込領域４の上端５３より深くなる
ように形成したものである。この時、アイソレーション
領域３の拡散深さは、エピタキシャル層２を分離するよ
うにＰ型基板１の上方拡散による上がり込み領域１１の
上端５２より深くなければならない、上がり込み領域１
１は基板１の濃度が高いため厚くなり、そのため、アイ
ソレーション領域３の拡散深さは基板１の表面５１より
も浅（できるので、横方向拡散が低減され、アイソレー
ション領域の実質的な面積が小さくなり、チップサイズ
の減少および耐圧の向上が図れる。なお、上がり込み領
域１１の上端５２は埋込領域４の上端５３より下にある
ので、埋込領域の上にあるエピタキシャル層２の有効厚
さは減少しない。
に用いるより濃度が高い（比抵抗が小さい）ものを用い
、その上面の位置を破線５１で示し、この基板にＮ０埋
込領域４を形成したのち、その上にＮ型エピタキシャル
層２を形成し、さらに上方からの拡散によるＰ型アイソ
レーシッン領域３を埋込領域４の上端５３より深くなる
ように形成したものである。この時、アイソレーション
領域３の拡散深さは、エピタキシャル層２を分離するよ
うにＰ型基板１の上方拡散による上がり込み領域１１の
上端５２より深くなければならない、上がり込み領域１
１は基板１の濃度が高いため厚くなり、そのため、アイ
ソレーション領域３の拡散深さは基板１の表面５１より
も浅（できるので、横方向拡散が低減され、アイソレー
ション領域の実質的な面積が小さくなり、チップサイズ
の減少および耐圧の向上が図れる。なお、上がり込み領
域１１の上端５２は埋込領域４の上端５３より下にある
ので、埋込領域の上にあるエピタキシャル層２の有効厚
さは減少しない。
この場合、Ｐ型基板ｌの濃度を高く （比抵抗を小さり
）シすぎて、Ｐ型基板１の上方拡散による上がり込み領
域１１の上端５２が第３図に示すように、埋込領域４の
上端５３より上にいくと、Ｎ゛゛込領域４とエピタキシ
ャル層２の間に２層１３を形成することになり、ＰＮ接
合により埋込領域４がエピタキシャル層２と分離されて
しまい、コレクタ抵抗を下げるための埋込領域４が無意
味となり、特性上好ましくない、また、逆にＰ型基板１
の濃度を低く （比抵抗を太き（）シすぎると、第４図
に示すようにＰ型基板の上方拡散が小さく、上がり込み
領域１１の上端５２がアイソレーション領域３の下端に
とどかなくなり、エピタキシャル層２がアイソレーショ
ン領域３によって分離されないので好ましくない、従っ
て、後で詳述するように適当な基板濃度範囲が存在する
。
）シすぎて、Ｐ型基板１の上方拡散による上がり込み領
域１１の上端５２が第３図に示すように、埋込領域４の
上端５３より上にいくと、Ｎ゛゛込領域４とエピタキシ
ャル層２の間に２層１３を形成することになり、ＰＮ接
合により埋込領域４がエピタキシャル層２と分離されて
しまい、コレクタ抵抗を下げるための埋込領域４が無意
味となり、特性上好ましくない、また、逆にＰ型基板１
の濃度を低く （比抵抗を太き（）シすぎると、第４図
に示すようにＰ型基板の上方拡散が小さく、上がり込み
領域１１の上端５２がアイソレーション領域３の下端に
とどかなくなり、エピタキシャル層２がアイソレーショ
ン領域３によって分離されないので好ましくない、従っ
て、後で詳述するように適当な基板濃度範囲が存在する
。
第５図は、本発明をＢｉＣＭＯ３に適用した場合の実施
例を示すもので、濃度が比較的高いＰ型基板１にＮ゛埋
埋込成域４形成したのち、Ｎ型エピタキシャル層２を形
成し、次いで上方からＰ型のアイソレーション領域３と
Ｐウェル領域６とを、埋込領域４の上端５３より深く、
もとのＰ型基板の表面５１よりも浅い深さまで拡散形成
する。さらに、ＭＯ３部分に、ＰチャネルＦＥＴソース
／ドレイン７１． ＮチャネルＦＥＴソース／ドレイン
７２．バイポーラ部分にＰ型ベース８１．Ｎ型エミンタ
８２を形成してＢＩＣＭＯ３の構造を完成する。このよ
うにＰ型基板ｌの上がり込みを利用することで、浅いア
イソレーション領域３によってエピタキシャル層２を分
離できるので、濃度のあまり高くないＰウェル領域とＰ
型アイソレーション領域３と兼用でき、アイソレージ目
ン拡散単独の工程が省略可能で、大幅なコストダウンに
なる。
例を示すもので、濃度が比較的高いＰ型基板１にＮ゛埋
埋込成域４形成したのち、Ｎ型エピタキシャル層２を形
成し、次いで上方からＰ型のアイソレーション領域３と
Ｐウェル領域６とを、埋込領域４の上端５３より深く、
もとのＰ型基板の表面５１よりも浅い深さまで拡散形成
する。さらに、ＭＯ３部分に、ＰチャネルＦＥＴソース
／ドレイン７１． ＮチャネルＦＥＴソース／ドレイン
７２．バイポーラ部分にＰ型ベース８１．Ｎ型エミンタ
８２を形成してＢＩＣＭＯ３の構造を完成する。このよ
うにＰ型基板ｌの上がり込みを利用することで、浅いア
イソレーション領域３によってエピタキシャル層２を分
離できるので、濃度のあまり高くないＰウェル領域とＰ
型アイソレーション領域３と兼用でき、アイソレージ目
ン拡散単独の工程が省略可能で、大幅なコストダウンに
なる。
第６図にアイソレーション領域等について、実際に拡散
を行った場合の濃度プロファイルを示す。
を行った場合の濃度プロファイルを示す。
第６図中）は第６図（ａｌの断面Ａにおける不純物の濃
度プロファイルで、横軸に図Ｔａｌの各符号の位置を示
す、なお５４はアイソレーション拡散の先端位置を示す
、実線で示したＰ型の１度（−アイソレーション領域６
１＋Ｐ″基板上がり込み６２）が、常に点！６３で示し
たＮ型の濃度 （エピタキシャル層）を上まわっており
、断面Ａは全拡散深さでＰ型になっているので、分離の
目的を果たしている。一方、第６図（Ｃ１に示した断面
Ｂにおける不純物の濃度プロファイルを見ると、実！６
４で示した埋込領域４の濃度あるいは点線６３で示した
エピタキシャルＮ２の濃度（Ｎ型）のいずれかが常に鎖
線６２で示したｐ５板１の上がり込みの濃度を上まわっ
ており、断面Ｂは全拡散深さでＮ型になっているので、
低いコレクタ抵抗を得ることができる。なお、埋込領域
４の上端のエピタキシャル層との界面５３は、ここでは
埋込領域４の上がり込みによる不純物の濃度がエピタキ
シャル層２の濃度とほぼ等しくなっている位置で定義し
た。
度プロファイルで、横軸に図Ｔａｌの各符号の位置を示
す、なお５４はアイソレーション拡散の先端位置を示す
、実線で示したＰ型の１度（−アイソレーション領域６
１＋Ｐ″基板上がり込み６２）が、常に点！６３で示し
たＮ型の濃度 （エピタキシャル層）を上まわっており
、断面Ａは全拡散深さでＰ型になっているので、分離の
目的を果たしている。一方、第６図（Ｃ１に示した断面
Ｂにおける不純物の濃度プロファイルを見ると、実！６
４で示した埋込領域４の濃度あるいは点線６３で示した
エピタキシャルＮ２の濃度（Ｎ型）のいずれかが常に鎖
線６２で示したｐ５板１の上がり込みの濃度を上まわっ
ており、断面Ｂは全拡散深さでＮ型になっているので、
低いコレクタ抵抗を得ることができる。なお、埋込領域
４の上端のエピタキシャル層との界面５３は、ここでは
埋込領域４の上がり込みによる不純物の濃度がエピタキ
シャル層２の濃度とほぼ等しくなっている位置で定義し
た。
ここで、半導体基４！ｆ１の不純物濃度を低め、比抵抗
が１０Ω１以上になると、第６開山）の断面への濃度プ
ロファイルからもわかるように、線６３で示すエピタキ
シャル層２の不純物濃度も低め、比抵抗も０１Ωｃｍ口
以上程度の高抵抗にしなければならず、通常のＩＣでは
良好な特性を得ることが難しくなる。また、半導体基板
１が比抵抗０．０１Ω１以下の高不純物濃度になると、
第６図（Ｃ１の断面Ｂの濃度プロファイルからもわかる
ように、線６４で示す埋込領域４の濃度が、線６３で示
すエピタキシャル層２の交点に至るまで常にｍ６２で示
した基板１の上がり込み濃度よりも高い濃度であること
が難しくなり、また、Ｎ埋込領域４．Ｐ基板１ともに高
濃度になってくるためにアイソレージ四ン耐圧が低下し
てしまう、これらの理由から、基板の比抵抗は０．０１
〜１０Ω国の範囲にあることが必要である。
が１０Ω１以上になると、第６開山）の断面への濃度プ
ロファイルからもわかるように、線６３で示すエピタキ
シャル層２の不純物濃度も低め、比抵抗も０１Ωｃｍ口
以上程度の高抵抗にしなければならず、通常のＩＣでは
良好な特性を得ることが難しくなる。また、半導体基板
１が比抵抗０．０１Ω１以下の高不純物濃度になると、
第６図（Ｃ１の断面Ｂの濃度プロファイルからもわかる
ように、線６４で示す埋込領域４の濃度が、線６３で示
すエピタキシャル層２の交点に至るまで常にｍ６２で示
した基板１の上がり込み濃度よりも高い濃度であること
が難しくなり、また、Ｎ埋込領域４．Ｐ基板１ともに高
濃度になってくるためにアイソレージ四ン耐圧が低下し
てしまう、これらの理由から、基板の比抵抗は０．０１
〜１０Ω国の範囲にあることが必要である。
本発明によれば、半導体基板に比抵抗の小さいものを使
用することによって熱処理の際の上がり込み量を増大さ
せ、アイソレーシッン拡散の深さと濃度をおさえても上
がり込み領域と接触させることができるので、アイソレ
ージ目ンのための埋込層形成の必要がなくなり、工数の
節減が可能となってコストダウンでき、またアイソレー
シッン領域の横方向の広がりも少なくなってｔＣチップ
の寸法を小さくすることができる。さらに、アイソレー
シッン拡散の深さと濃度を低減できることを利用してア
イソレージ四ン工程とＢｉＣＭＯ３のウェル形成工程と
を共通にすることによって、一層の工数の低減、コスト
ダウンを達成することができる。
用することによって熱処理の際の上がり込み量を増大さ
せ、アイソレーシッン拡散の深さと濃度をおさえても上
がり込み領域と接触させることができるので、アイソレ
ージ目ンのための埋込層形成の必要がなくなり、工数の
節減が可能となってコストダウンでき、またアイソレー
シッン領域の横方向の広がりも少なくなってｔＣチップ
の寸法を小さくすることができる。さらに、アイソレー
シッン拡散の深さと濃度を低減できることを利用してア
イソレージ四ン工程とＢｉＣＭＯ３のウェル形成工程と
を共通にすることによって、一層の工数の低減、コスト
ダウンを達成することができる。
第１図は本発明の一実施例の要部断面図、第２図は従来
の埋込層を用いたアイソレーシッン領域を有する半導体
装置の断面図、第３図、第４図は本発明の実施例の構造
の効果を説明する断面図、第５図は本発明の異なる実施
例の要部断面図、第６図は本発明の実施例の二つの断面
における不純物濃度プロファイル図である。 １：基板、２：エピタキシャル層、３：アイソレーシッ
ン領域、４：埋込領域、１１：上がり込み領域。 第２図 第４図
の埋込層を用いたアイソレーシッン領域を有する半導体
装置の断面図、第３図、第４図は本発明の実施例の構造
の効果を説明する断面図、第５図は本発明の異なる実施
例の要部断面図、第６図は本発明の実施例の二つの断面
における不純物濃度プロファイル図である。 １：基板、２：エピタキシャル層、３：アイソレーシッ
ン領域、４：埋込領域、１１：上がり込み領域。 第２図 第４図
Claims (1)
- １）第一導電形の基板上に第二導電形のエピタキシャル
層が積層され、該エピタキシャル層に形成される素子間
の分離のためにエピタキシャル層を貫通する第一導電形
のアイソレーション領域が設けられるものにおいて、基
板の比抵抗が１０Ωｃｍ以下、０．０１Ωｃｍ以上であ
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283523A JPH0719835B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283523A JPH0719835B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136645A true JPS63136645A (ja) | 1988-06-08 |
| JPH0719835B2 JPH0719835B2 (ja) | 1995-03-06 |
Family
ID=17666637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283523A Expired - Fee Related JPH0719835B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719835B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234453A (ja) * | 1989-03-07 | 1990-09-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0547913A (ja) * | 1991-08-12 | 1993-02-26 | Sharp Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120552A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
| JPS60180138A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | 半導体装置 |
-
1986
- 1986-11-28 JP JP61283523A patent/JPH0719835B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120552A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
| JPS60180138A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234453A (ja) * | 1989-03-07 | 1990-09-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0547913A (ja) * | 1991-08-12 | 1993-02-26 | Sharp Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719835B2 (ja) | 1995-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |