JPS63124553A - 半導体装置用セラミツク基板 - Google Patents
半導体装置用セラミツク基板Info
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- JPS63124553A JPS63124553A JP27102986A JP27102986A JPS63124553A JP S63124553 A JPS63124553 A JP S63124553A JP 27102986 A JP27102986 A JP 27102986A JP 27102986 A JP27102986 A JP 27102986A JP S63124553 A JPS63124553 A JP S63124553A
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- JP
- Japan
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- ceramic substrate
- thin film
- ceramic
- semiconductor device
- circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表面に導電性薄膜が形成される半導体装置用
セラミック基板、特に導電性薄膜の導電性及びワイヤボ
ンディング性において信頼性の高い半導体装置用セラミ
ック基板に関する。
セラミック基板、特に導電性薄膜の導電性及びワイヤボ
ンディング性において信頼性の高い半導体装置用セラミ
ック基板に関する。
集積回路（以下工Ｃと略記する）等の半導体素子を塔載
する基板としては従来からリードフレームと共にセラミ
ック基板が用いられてさたが、最近のＩＣの高密度実装
化に伴なってピングリッドアレイ（以下ＰＧＡと略記す
る）が多用されるようになり、表面に導電性薄膜回路を
直接形成するセラミック基板の使用が増加している。
する基板としては従来からリードフレームと共にセラミ
ック基板が用いられてさたが、最近のＩＣの高密度実装
化に伴なってピングリッドアレイ（以下ＰＧＡと略記す
る）が多用されるようになり、表面に導電性薄膜回路を
直接形成するセラミック基板の使用が増加している。
ＰＧＡは第’２ｔｅに示したように、セラミック基板１
の表面２にアルミニウム等の薄膜回路３を形成し、この
薄膜回路３はセラミック基板１内を貫通して設けたヴイ
ア４号通して金属のリード５に接続される。このように
構成したセラミック基板１のビキャビティ部６に半導体
素子７企塔載し、半導体素子７と薄膜回路３を金やアル
ミニウム等のボンディングワイヤ８で接続しである。こ
の薄膜回路３は高集積度のＸａではピッチ２００μｍ以
下になり、膜厚も極めて薄くなる。
の表面２にアルミニウム等の薄膜回路３を形成し、この
薄膜回路３はセラミック基板１内を貫通して設けたヴイ
ア４号通して金属のリード５に接続される。このように
構成したセラミック基板１のビキャビティ部６に半導体
素子７企塔載し、半導体素子７と薄膜回路３を金やアル
ミニウム等のボンディングワイヤ８で接続しである。こ
の薄膜回路３は高集積度のＸａではピッチ２００μｍ以
下になり、膜厚も極めて薄くなる。
通常、セラミック基板１に薄膜回路３を形成する前にリ
ード５をリード接続部９でヴイア４と接続するが、ヴイ
ア４に固着したリード接続部９はタングステンのパッド
上にニッケル等をメッキしたものであり、これにリード
５ご銀ろう等で固定する。又、リード５は大気にさらさ
れるので保護の為に金メッキが施される。
ード５をリード接続部９でヴイア４と接続するが、ヴイ
ア４に固着したリード接続部９はタングステンのパッド
上にニッケル等をメッキしたものであり、これにリード
５ご銀ろう等で固定する。又、リード５は大気にさらさ
れるので保護の為に金メッキが施される。
従って、セラミック基板１はニッケルや金のメッキ液に
さらされるのでＮａ、 Ｋ％ Ｃ１ｚ Ｆ％ Ｓｏ
等の不純物ご表面に吸着することが避けられない。
さらされるのでＮａ、 Ｋ％ Ｃ１ｚ Ｆ％ Ｓｏ
等の不純物ご表面に吸着することが避けられない。
コレラの不純物はＰ（）Ａを気密封止した後の実作動中
に微量に存在する水分によってイオン化し、薄膜回路３
のアルミニウムと下記の如く反応すると考えられている
。
に微量に存在する水分によってイオン化し、薄膜回路３
のアルミニウムと下記の如く反応すると考えられている
。
例えばＨａの場合：
Ｎａ−１−ＨＯ→Ｎａ ＋ＯＨ＋＋／２Ｈ２Ａｊ ＋３
０Ｈ−＋Ａｌ （ＯＨ） ＋ ３ ｅ−Ｃｔの場合： Ａ４ ＋ ４ Ｃｔ−→ＡｔＣｌ −＋ ３ ｅ−ｋｔ
ｏｌ −＋３ＨＯ→Ａｌ（ＯＨ） ＋ ３ Ｈ”＋ ４
０１−このような反応によってアルミニウム等の薄膜回
路３は腐食ないし変質され、実動作中に回路抵抗の増大
やボンディングワイヤの脱離等の不都合を招く結果とな
る。
０Ｈ−＋Ａｌ （ＯＨ） ＋ ３ ｅ−Ｃｔの場合： Ａ４ ＋ ４ Ｃｔ−→ＡｔＣｌ −＋ ３ ｅ−ｋｔ
ｏｌ −＋３ＨＯ→Ａｌ（ＯＨ） ＋ ３ Ｈ”＋ ４
０１−このような反応によってアルミニウム等の薄膜回
路３は腐食ないし変質され、実動作中に回路抵抗の増大
やボンディングワイヤの脱離等の不都合を招く結果とな
る。
尚、セラミック基板１に吸着したり半導体素子７と一緒
に封じ込められる水分及び不純物は微量であるが、薄膜
回路３では表面の僅かな変質でも全体に与える影響は大
きいので、これらの存在が微量であっても有害である。
に封じ込められる水分及び不純物は微量であるが、薄膜
回路３では表面の僅かな変質でも全体に与える影響は大
きいので、これらの存在が微量であっても有害である。
、但し、従来の半導体装置では集積度が低いためＰＧＡ
が高温にならないので上記腐食反応の進行が遅かったり
、薄膜回路の配線断面積が大きい為表面が変質しても抵
抗変化が小さい等の理由により問題とならなかった。
が高温にならないので上記腐食反応の進行が遅かったり
、薄膜回路の配線断面積が大きい為表面が変質しても抵
抗変化が小さい等の理由により問題とならなかった。
しかし、現在ＩＣは益々高密度化及び高速化し７つつあ
り、その結果として配線の微細化即ち配線断面積の減少
と、ＩＣからの発熱量増大の傾向にある。従って、上記
に説明した不純物による薄膜回路の腐食が高温のために
進行しや丁＜、シかも配線が微細であるから腐食による
回路抵抗の上昇や回路の発熱及びボンディングワイヤの
脱離等が大きな問題となりつつある。
り、その結果として配線の微細化即ち配線断面積の減少
と、ＩＣからの発熱量増大の傾向にある。従って、上記
に説明した不純物による薄膜回路の腐食が高温のために
進行しや丁＜、シかも配線が微細であるから腐食による
回路抵抗の上昇や回路の発熱及びボンディングワイヤの
脱離等が大きな問題となりつつある。
本発明は、不純物による薄膜回路の変質を防止でき、薄
膜回路の導電性及びボンディングワイヤの接続における
信頼性な高めた半導体装置用セラミック基板ご提供する
ことを目的とする。
膜回路の導電性及びボンディングワイヤの接続における
信頼性な高めた半導体装置用セラミック基板ご提供する
ことを目的とする。
本発明の半導体装置用セラミック基板は、セラミック基
板と、セラミック基板の表面上に形成された導電性薄膜
と、導電性薄膜と少なくとも該導電性薄膜が形成された
上記基板表面との間に形成した膜厚０．０３μｍ以上の
清浄なセラミック膜とご具えたことを特徴とする。
板と、セラミック基板の表面上に形成された導電性薄膜
と、導電性薄膜と少なくとも該導電性薄膜が形成された
上記基板表面との間に形成した膜厚０．０３μｍ以上の
清浄なセラミック膜とご具えたことを特徴とする。
セラミック基板としてはＡｊ Ｏ、Ａ４Ｎ、 Ｓｉｎ！
。
。
Ｓｉ３Ｎ４のいずれか、又はこれらの少なくとも２種の
混合体であることが好ましい。
混合体であることが好ましい。
セラミック膜としては、セラミック基板との密着性及び
電気絶縁性に優れ、セラミック基板に付着した不純物と
薄膜回路ご十分に遮断できるものが好ましく、この観点
から例えばｋｌ Ｏ、Ａ、！Ｎ。
電気絶縁性に優れ、セラミック基板に付着した不純物と
薄膜回路ご十分に遮断できるものが好ましく、この観点
から例えばｋｌ Ｏ、Ａ、！Ｎ。
ＳｉＯ，５１ＣＳＳｉ Ｎ ＳＴａ Ｏのいずれか、又
はこれらの少なくとも２種の混合体が好ましい。又、こ
れらのセラミック膜はＰＶＤ法、ＣＶＤ法、スクリーン
印刷法等の従来から公知の方法により清浄な状態で形成
できる。
はこれらの少なくとも２種の混合体が好ましい。又、こ
れらのセラミック膜はＰＶＤ法、ＣＶＤ法、スクリーン
印刷法等の従来から公知の方法により清浄な状態で形成
できる。
〔作用〕
セラミック基板には薄膜回路製造以前の製造過程で各種
の不純物が付着するが、アルミニウム等の薄膜回路を腐
食し変質させるものは水に接してイオン化するものであ
り、特にＮａｓ ＫＳＣｌ、、 Ｆ％ＳＯが有害である
ことが判った。
の不純物が付着するが、アルミニウム等の薄膜回路を腐
食し変質させるものは水に接してイオン化するものであ
り、特にＮａｓ ＫＳＣｌ、、 Ｆ％ＳＯが有害である
ことが判った。
ａｔ−イオン量を変化させた５０ Ｃの純水中にセラミ
ンク基板表面に形成したＡｌ薄膜ｅ １００時間放置し
、ｈｔ薄膜の腐食の程度ご調べた結果ご下表に示す。
ンク基板表面に形成したＡｌ薄膜ｅ １００時間放置し
、ｈｔ薄膜の腐食の程度ご調べた結果ご下表に示す。
Ｏｆ″量（ｐｐｍ）腐食の程度
０．１ なし
０．１
１．０
３．０小
１０．０大
この試験結果からＣｔ″−イオン量が１〜１０ ｐｐｍ
の極微量の領域に臨界点が存在することが判る。
の極微量の領域に臨界点が存在することが判る。
そこで、上記セラミック基板上に形成したＡ７薄膜を更
に０．０３μｍのＡ４０ セラミック膜で被覆して上
記と同様の試験を行なったところ、表示したａｔ−イオ
ン量の範囲でＡｔ薄膜に腐食は発生しなかった。尚、セ
ラミック膜の膜厚が□０．０３μｍ以下では不純物を遮
断する効果が十分でない。
に０．０３μｍのＡ４０ セラミック膜で被覆して上
記と同様の試験を行なったところ、表示したａｔ−イオ
ン量の範囲でＡｔ薄膜に腐食は発生しなかった。尚、セ
ラミック膜の膜厚が□０．０３μｍ以下では不純物を遮
断する効果が十分でない。
従って、ＰＧＡの場合リードを接続したセラミック基板
の表面にその後清浄なセラミック膜ご膜厚０．０３μｍ
以上形成することによって、このセラミック膜がリード
接続工程等の前工程でセラミック基板表面に付着した不
純物を遮断し、不純物が薄膜回路に到達するのご妨げる
ので、薄膜回路が変質Ｔることがない。
の表面にその後清浄なセラミック膜ご膜厚０．０３μｍ
以上形成することによって、このセラミック膜がリード
接続工程等の前工程でセラミック基板表面に付着した不
純物を遮断し、不純物が薄膜回路に到達するのご妨げる
ので、薄膜回路が変質Ｔることがない。
本発明のセラミック基板を用いて第１図に示すＰＧＡを
作成した。本発明品■は、ヴイア４の裏面側に通常の方
法に従ってリード５を接続し、セラミック基板１の表面
には膜厚１．０μｍのセラミック膜１０をＰｖＤ法によ
り形成した後にヴイア４と接続するようにＡｌの薄膜回
路３を形成し、このセラミック基板１のビキャビテイ部
６に半導体素子７を塔載し、半導体素子７と薄膜回路３
をｋｌのボンディングワイヤ８で接続したものである。
作成した。本発明品■は、ヴイア４の裏面側に通常の方
法に従ってリード５を接続し、セラミック基板１の表面
には膜厚１．０μｍのセラミック膜１０をＰｖＤ法によ
り形成した後にヴイア４と接続するようにＡｌの薄膜回
路３を形成し、このセラミック基板１のビキャビテイ部
６に半導体素子７を塔載し、半導体素子７と薄膜回路３
をｋｌのボンディングワイヤ８で接続したものである。
比較のために、セラミック薄膜１０を有しない以外は本
発明品■と同じである従来品■として第２図に示すＰＧ
Ａ’ｇ通常の方法により作成した。
発明品■と同じである従来品■として第２図に示すＰＧ
Ａ’ｇ通常の方法により作成した。
尚、本発明品■及び従来品■ともセラミック基板１はｈ
ｌｏ であり、本発明品■のセラミック膜１０もＡｔ
Ｏである。
ｌｏ であり、本発明品■のセラミック膜１０もＡｔ
Ｏである。
本発明品■及び従来品■ともアルミナキャップをＰｂＯ
−Ｂ２Ｏ３系低融点ガラスで気密封止した後、各サンプ
ル２０個について実作動テストを行ない正確に作動する
ことを確認した。次に、１５０Ｃ×１０分の高温保持と
一６５ＣＸ１０分の低温保持を１０００サイクル繰り返
す温度サイクル試験を行なった後、再度実動作テストを
行なった。
−Ｂ２Ｏ３系低融点ガラスで気密封止した後、各サンプ
ル２０個について実作動テストを行ない正確に作動する
ことを確認した。次に、１５０Ｃ×１０分の高温保持と
一６５ＣＸ１０分の低温保持を１０００サイクル繰り返
す温度サイクル試験を行なった後、再度実動作テストを
行なった。
その結果、従来品■のサンプルでは不良率力１３／２０
であったのに対して、本発明品■のサンプルでは不良率
が０／２０であった。試験後にガラス封止を開封したと
ころ、従来品■の不良原因がＡノ薄膜回路３の腐食にあ
ることが判明し、他方本発明品■にはＡＩ薄膜回路３の
腐食が認められなかった。
であったのに対して、本発明品■のサンプルでは不良率
が０／２０であった。試験後にガラス封止を開封したと
ころ、従来品■の不良原因がＡノ薄膜回路３の腐食にあ
ることが判明し、他方本発明品■にはＡＩ薄膜回路３の
腐食が認められなかった。
尚、以上の説明ではＰＧＡについて記載したが、本発明
は表面に薄膜回路を形成するセラミック基板全てに適用
できることは勿論である。
は表面に薄膜回路を形成するセラミック基板全てに適用
できることは勿論である。
本発明によれば、セラミック基板表面に付着した不純物
を清浄なセラミック膵で遮断し、その上に薄膜回路ご形
成しであるので、高密度実装した半導体装置でも不純物
による薄膜回路の腐食にょる回路抵抗の上昇や回路の発
熱若しくはワイヤボンディングの脱離等が起こらず、信
頼性の高いセラミック基板を提供できる。
を清浄なセラミック膵で遮断し、その上に薄膜回路ご形
成しであるので、高密度実装した半導体装置でも不純物
による薄膜回路の腐食にょる回路抵抗の上昇や回路の発
熱若しくはワイヤボンディングの脱離等が起こらず、信
頼性の高いセラミック基板を提供できる。
第１図は本発明のセラミック基板を用いたＰＧＡの一具
体例号示す断面図であり、第２図は従来のＰＧＡの断面
図である。
体例号示す断面図であり、第２図は従来のＰＧＡの断面
図である。
Claims (3)
- （１）セラミック基板と、セラミック基板の表面上に形
成された導電性薄膜と、導電性薄膜と少なくとも該導電
性薄膜が形成された上記基板表面との間に形成した膜厚
０．０３μｍ以上の清浄なセラミック膜とを具えたこと
を特徴とする半導体装置用セラミック基板。 - （２）上記セラミック膜がＡｌ＿２Ｏ＿３、ＡｌＮ、Ｓ
ｉＯ＿２、ＳｉＣ、Ｓｉ＿３Ｎ＿４、Ｔａ＿２Ｏ＿５の
いずれか、又はこれらの少なくとも２種の混合体からな
ることを特徴とする、特許請求の範囲（１）項記載の半
導体装置用セラミック基板。 - （３）上記セラミック基板がＡｌ＿２Ｏ＿３、ＡｌＮ、
ＳｉＣ、Ｓｉ＿３Ｎ＿４のいずれか、又はこれらの少な
くとも２種の混合体からなることを特徴とする、特許請
求の範囲（１）項又は（２）項のいずれかに記載の半導
体装置用セラミック基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27102986A JPS63124553A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置用セラミツク基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27102986A JPS63124553A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置用セラミツク基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124553A true JPS63124553A (ja) | 1988-05-28 |
Family
ID=17494410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27102986A Pending JPS63124553A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置用セラミツク基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203256A (ja) * | 1989-12-29 | 1991-09-04 | Ngk Spark Plug Co Ltd | 半導体装置用窒化珪素質パッケージの製造方法 |
| CN105129720A (zh) * | 2015-07-25 | 2015-12-09 | 中国科学院地质与地球物理研究所 | Mems传感器的封装结构及封装方法 |
-
1986
- 1986-11-14 JP JP27102986A patent/JPS63124553A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203256A (ja) * | 1989-12-29 | 1991-09-04 | Ngk Spark Plug Co Ltd | 半導体装置用窒化珪素質パッケージの製造方法 |
| CN105129720A (zh) * | 2015-07-25 | 2015-12-09 | 中国科学院地质与地球物理研究所 | Mems传感器的封装结构及封装方法 |
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