JPS63116518A

JPS63116518A - 半導体スイツチ

Info

Publication number: JPS63116518A
Application number: JP26196286A
Authority: JP
Inventors: Junji Hayakawa; 順二早川; Mitsuo Matsuyama; 光男松山
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1986-11-05
Filing date: 1986-11-05
Publication date: 1988-05-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体スイッチに係り、特にｄｖ／ｄｔ耐量の
向上を図った半導体スイッチに関する。

〔従来の技術〕

サイリスタ等のＰＮＰＮ構遺を有する半導体スイッチは
、自己保持機能を持ったスイッチ素子として電子装置に
広く使用されている。ところで、このＰＮＰＮスイッチ
は、遮断中にアノードとカソード間に急峻な順方向電圧
か加わると誤閉成してしまうという欠点を持っている。

これはレイＩ・効果と呼ばれるもので、半導体スイッチ
においては、このレイト効果を抑えることか必要である
。そこで、従来より、レイ１〜効果に対する耐量（以下
、ｄｖ／ｄｔ耐量と呼ぶ）を向上させる方法が提案され
ている。例えは、特公昭５６−２６２２０１に、こノｄ
Ｖ／ｄｔ耐量を向上させるための回路が示されている。

この従来技術では、等測的にＰＮＰ８４層格造からなる
３つのＰＮ接合を持ったＰＮＰＮスイッチと、電子スイ
ッチと、容量性素子および増ｌＪ装置とから半導体スイ
ッチが構成され、ＰＮＰＮスイッチの直列に並んだ３つ
のＰＮ接合の内いずれか一方の端の一つのＰＮ接合が上
記電子スイッチにより短絡され、容量性素子はＰＮＰＮ
スインチのアノード・カソード間には加わる電圧を微分
するようにＰＮＰＮスイッチに係合して接続され、−１
−記電子スイッチはこの容星性素子に流れる電流を増巾
する」１記増巾装置により駆動されるようになっている
。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術に係る半導体スイッチは、
これを半導体基板上で実現する場合に、プロセスのバラ
ツキによって、例えば、トランジスタの電流増幅率など
の素子特性の変動が発生し、ｄｖ／ｄｔ耐量が低下する
場合がある。

つまり、上記従来技術は、プロセスの変動等によりｄＶ
／ｄｔ耐量が低下してしまう可能性について配慮かされ
ておらず、歩留りの低下、即ち経済性をそこなうという
問題がある。

本発明の目的は、半導体スイッチの素子面積を増大さぜ
ることなく、良好なｄＶ／（Ｉｔ耐員を有する半導体ス
イッチを提供することにある。

〔問題点を解決するための手段〕上記目的は、半導体基板上に、ＰＮＰＮスイッチと、該
ＰＮＰＮスイッチのカソード・カソードゲート間を短絡
する如く接続されたトランジスタと、該トランジスタの
ベースを過渡的に駆動する駆動手段とを備える半導体ス
イッチにおいて、前記ＰＮＰＮスイッチのアノードに接
続される配線等と、前記）・ランジスタのベースに接続
される配線等との間に形成される寄生容量を大きくする
構造にすることで、達成される。

〔作用〕

ＰＮＰＮスイッチ素子のグー１〜とカソードを短絡する
ｌ−ランジスタのベースとＰＮＰＮスイッチのアノード
間に形成された寄生容量は前記１〜ランジスタのベース
電流を増大させる。これによって該ｌ・ランジスタの蓄
積時間か増長し、（ＩＶ／旧耐量が増大するので、ｄｖ
／ｄｉ耐１−の低下に起因する歩留りの低下を招くこと
がない。

〔実施例〕

以下、本発明の一実施例を第１図〜第１０図により説明
する。

第１図は本発明の一実施例に係る半導体スイッチの等価
回路図である。ｌ・ランジスタ１およびＩ・ランジスタ
２は、ＰＮＰＮスイッチの等価回路である。

Ｉ・ランジスタ３のベース・エミッタ間に接続される抵
抗３は比較的小さなｄＶ／ｄｔを保護し、この抵抗３に
並列接続されなトランジスタ４は大きなｄｖ／ｄｔを保
護する。トランジスタ４のベース側に接続されるトラン
ジスタ５及びタイオード６はトランジスタ４の駆動手段
であり、トランジスタ１のベースから引き出されアノー
ドＡ、カソードに間に印加された電圧を微分し、１ヘラ
ンジスタ５の蓄積時間をもってトランジスタ４を駆動す
るように接続されている。容ｉ　Ｃｇのキャパシタ９は
トランジスタ４の前記駆動手段（トランジスタ５．ダイ
オード６）を強化するために設けられたもので、アノー
ドＡとトランジスタ４のベース間に接続され、アノード
Ａ・カソードに間の印加電圧を微分してトランジスタ４
の駆動を増加させる機能を有している。これによりｄｖ
／ｄｔ耐量が向上する。尚、トランジスタ５とタイオー
ド６は容量Ｃ５６を有しているものとする。

トランジスタ４に流れ込む電流は、例えは、アノードＡ
を接地してカソードＫに負極性のｄＶ／ｄｔを印加した
とき、タイオード６とトランジスタ５による静電容１ｃ
５６に依存する６また、１〜ランジスタ４のベース電流
ＩＢ／ｌは次式で表わすことかできる。

Ｉ　Ｂ４−Ｃ５６Ｘ　　ｄＶ／（Ｉｔ　　・・・・・・
・・・・・・・・・・・・・・・　（１）このＩＢ４か
トランジスタ５とタイオード６による１〜ランジスタ４
へのベース供給電流となる。

一方、キャパシタ９の容＠　Ｃｇによるベース供給電流
１’Ｂ４は、１’Ｂ４丑Ｃｇ　ｘ　ｄｖ／ｄｔ　　・・・・・・・・
・・・・・・・・・・・・・（２）となる。つまり、本
実施例ではトランジスタ４のベース供給電流はＩ　Ｂ４
＋　Ｉ’Ｂ４となりキャパシタ９が介在することによっ
て、トランジスタ４のベースに供給される電流は前記Ｉ
Ｂ４に加え、この■“Ｂ４の増大が可能となる。

一方、１〜ランジスタの蓄積時間は、一般に次式％式％（ここで、τＳは蓄積時定数、βは飽和域の端でのエミ
ッタ接地直流電流増幅りつ、ＩＢは入力ベース電流、■
ｃはコレクタ電流である。ただし、ＩＢ＞Ｉｏ／βであ
る。）この第３式によれば、前述のように１〜ランジス
タ４のベース電流はＩ　Ｂ４＋１’Ｂ４に増大するため
、蓄積時間ｔｓも増大する。

ｄｖ／ｄｔ耐量は、ＰＮＰＮスイッチと、ｄｖ／ｄｔ保
護回路の蓄積時間の大小によって値が変動する。したか
って、ｄｖ／ｄｔ印加時のＰＮＰＮスイッチ本体の蓄積
時間は一定であるか、本実施例では、ｄｖ／ｄｔ保護回
路の蓄積時間がキャパシタ容量Ｃ９の設置によって長く
なるため、結果としてｄｖ／ｄｔ耐量か増大する。

このように、ＰＮＰＮスイッチのカソードとカソードケ
−１・を短絡するように接続されなトランジスタのベー
スを過渡的に駆動するための能力を増大すること即ちベ
ース入力電流を増大することによって前記１〜ランジス
タの蓄積時間を大きくできＰＮＰＮスイッチ自身と蓄積
時間との競合で決まるｄｖ／ｄｔ耐量を増大することが
可能となる。

しかし、蓄積時間を増大さぜるなめ、通常の方法によっ
てキャパシタを半導体チップ上に作ると、半導体チップ
」二の素子面積が増大し、製品価値が低下する。そこで
、本実施例では、以下の如くにして、半導体チップの素
子面積を増大さぜること無く、蓄積時間の問題を解決し
ている。

第２図は本発明の第１の実施例を示しており、第１図の
０９及びｌ・ランジメタ４部分の接続配置を半導体チッ
プの平面パターンて表わしなものである。尚、第２図に
おいて、第１図に示した回路素子に対応するものには第
１図と同一の引用数字を用いている。第３図は第２図の
ｍ−ｍ’間の断面図を表わしている。第２図において、
１０はＰＮＰＮスイッチ素子であり、Ａ、にはそれぞれ
アノード。

カソードを表わしており、アノードＡは配線５０で電極
２０に接続されている。

一方、電極２０は、絶縁膜９１を介して単結晶ｆｆｒ域
３０と接続され、この！ｒ結晶領域は絶縁膜９１に開け
られた接続窓７０を通して配線５１と接続され、配線５
１はトランジスタ４のベース４１に接続されている。

尚、第３図の８０は単結晶領域３０を支えるなめに多・
結晶シリコン及び５ｉ０２等で形成された支持層である
。また、９２は表面保護膜である。第２図の実施例では
、第１図の容量Ｃ９として、電極２０と電極２０の下に
ある単結晶領域３０間に寄生的に発生ずる容量を利用し
ているため、容量性素子を形成するための領域を別に設
ける必要かなく、したがってチップ面積の増大を招くこ
となく良好なｄＶ／ｄｔ耐量を実現できる。

第４図は本発明の第２の実施例であって、第２図と同様
に容量Ｃ９及びトランジスタ４部分を半導体チップの平
面パターンで表わしである。第５図は第４図のｖ−ｖ’
断面図を表わしている。なお、第１図及び第３図に示し
た回路素子と同じ部分には同一番号を付与しである。本
実施例における電極２０は、第５図に示すごとく、電極
２０下の絶縁膜９１に開けられた接続窓７１を介して単
結晶領域３０に直接接続され、単結晶領域３０と配線５
１とは絶縁膜９１を介して接続されている。本実施例で
は、配線５１単結晶領域３０との間に寄生的に発生する
容量を利用している。また、電極２０が単結晶領域に直
に接続されることにより、ボンデインク時の衝撃に対し
第２図の構造ではＣ９が短絡する可能性があるのに比べ
て第４図では、その可能性を低くしながら良好なｄｖ／
ｄｔ耐履が得られる利点がある。

第６図は、第５図の実施例に比べ、電極２０の下に接続
窓を設けていない点のみ異なる。第６図の第３実施例に
おいても、電極２０の配線導体と配線５１との対向配線
長さか長いため、主に表面保護膜９２を介して寄生的に
発生ずる容量か得られ、ｄｖ／ｄ（耐兄への効果か期待
できる。

第７図は本発明の第４の実施例てあって、第２図と同様
に容量Ｃ９及びトランジスタ４部分を半導体チップの平
面パターンで表わしたものであり、第８図は第７図の■
−■′断面図を表わしている。

第２図及び第３図に示した回路素子と同様の部分には同
一符号を付しである。本実施例では、」二連した各実施
例で使用した電極２０を使用ぜす、ＰＮＰＮスイッチ１
０のアノードＡに接続する配線５０をｊｐ結晶領域３０
の表面を被覆する絶縁膜９１」二に長く延設し、この配
線５０と、単結晶領域３０との間で形成された容量を利
用する′ＷＩ造となっている。

この構造によれば、電極とＰＮＰＮスイッチ素子間距離
か長い場合や、ＰＮＰＮスイッチのアノードか電極では
なく、他の回路に接続される場合にも適用でき、良好な
ｄｖ／ｄｔ耐量を実現できる。

第９図は本発明の第５の実ｈＥ例であって、第２図同様
にＣ９及び）・ランラスタ４部分を半導体チップの平面
パターンで表わしたものである。第１０図は第９図のｘ
−ｘ′断面図である。本実施例は、第７図に示す実施例
に比べ、アノードＡに接続される配線５０を、単結晶領
域３０に接続窓７２を介して直に接続しであること、及
びトランジスタ４のベース４１に接続する配線５１か単
結晶領域３０　、Ｊ二に平面積が大となるように配置し
たことのみ責なる。

これにより、第７図と同様の効果を実現できる。

また、接続窓７２は設けなくとも配線５０と配線５１と
の対向する平行配線長さか長いことにより寄生的に発生
ずる容量か得られるため、ｄｖ／ｄｔ耐旦への効果があ
る。

〔発明の効果〕

本発明によれば、ｄｖ／ｄｔ　１ｌｌｉｔｊｔの大きい
半導体スイッチを、製造プロセスのバラツキに関係なく
、１］− しかも半導体チップの素子面積増大を押さえて経済的に
得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体スイッチの等価
回路図、第２図は本発明の第１実施例の要部平面図、第
３図は第２図のｍ−ｍ′線断面図、第４図及び第５図は
夫々本発明の第２実施例を示す要部平面図及び第４図の
ｖ−ｖ′線［１面図、第６図は本発明の第３実施例を示
す断面図、第７図及び第８図は本発明の第４実施例を示
す要部平面図及び第７図の■−■′線断面国、第９図及
び第１０図は本発明の第５実施例を示す要部子Ｈｉ国及
び第９図のｘ−ｘ′線断面図である。１．２，４．５・・・１〜ランジスタ、３・・・抵抗、
６・・・タイオード、９・・・キャパシタ、１０・・・
ＰＮＰＮスイッチ素子、１１・・・アノード、１２・・
・カソード、２０・・・電極、３０・・・単結晶領域、
５０．５１・・・配線、７０・・・接続窓、８０・・・
支持層、９１・・・絶縁膜、９２・・・表面保護膜。代理人　弁理士　　　秋　本　正　実 −　　　へＩＮ”１

Claims

【特許請求の範囲】

１、半導体基板上に、ＰＮＰＮスイッチと、該ＰＮＰＮ
スイッチのカソード・カソードゲート間を短絡するごと
く接続されたトランジスタと、該トランジスタのベース
を過渡的に駆動する駆動手段とを備えた半導体スイッチ
において、前記ＰＮＰＮスイッチのアノードに接続され
た配線あるいは電極と、前記トランジスタのベースに接
続された配線等との間に形成される寄生容量を大きくす
る構造を備えることを特徴とする半導体スイッチ。