JPS63112894A - Battery backup circuit for random access memory - Google Patents
Battery backup circuit for random access memoryInfo
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- JPS63112894A JPS63112894A JP61257402A JP25740286A JPS63112894A JP S63112894 A JPS63112894 A JP S63112894A JP 61257402 A JP61257402 A JP 61257402A JP 25740286 A JP25740286 A JP 25740286A JP S63112894 A JPS63112894 A JP S63112894A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 19
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機のランダムアクセスメモリのメモリ内
容をバッテリー保護する回路方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a circuit system for battery protecting the memory contents of a random access memory of a computer.
第３図は従来のバッテリーバックアップ回路を示すブロ
ック接続図であり、図において、（１）はリセット信号
発生回路、（２）は中央演算処理装置（以下ＣＰＵと称
す）であり、そのリセット入力端子にはリセット信号発
生回路（１）の出力信号１ａが接続きれている。また、
リセット信号発生回：＠ （１）の入力にはリセットス
イッチ（１，０が接続され、リセットスイッチＣｌ０ｋ
ｏＮすることでリセット信号発生回１ｇ （１）の入力
信号がＯＶとなるようにしている。FIG. 3 is a block connection diagram showing a conventional battery backup circuit. In the figure, (1) is a reset signal generation circuit, (2) is a central processing unit (hereinafter referred to as CPU), and its reset input terminal. The output signal 1a of the reset signal generation circuit (1) is disconnected. Also,
Reset signal generation time: @ The input of (1) is connected to the reset switch (1, 0, reset switch Cl0k
By turning on, the input signal of reset signal generation time 1g (1) becomes OV.
（８）は書込禁止信号発生回路、（９）はＲＡＭであり
、ＲＡ Ｍ （９）の書込禁止信号入力端子には蓄込禁
止信号発生回路（８）の出力信号８ａが接続されている
。（４）は５■電源、（５）はバッテリーであり、これ
らの電源はダイオード（６）及び（７）を介して突き合
わせられた後、ＲＡＭ（９）の電源端子に入力する接続
となっている。(8) is a write inhibit signal generation circuit, (9) is a RAM, and the output signal 8a of the storage inhibit signal generation circuit (8) is connected to the write inhibit signal input terminal of RAM (9). There is. (4) is the 5 ■ power supply, and (5) is the battery, and after these power supplies are matched through diodes (6) and (7), they are connected to the power supply terminal of RAM (9). There is.
ＲＡ Ｍ （９）はバス（３）を介してＣＰＵ （２）
と接続され、ＣＰＵ（２）からＲＡＭ（９）の内容が読
出し／書込みアクセスできる構成となっている。RAM (9) connects to CPU (2) via bus (3)
The CPU (2) is connected to the RAM (9) so that the contents of the RAM (9) can be accessed for reading/writing.
次に動作について説明する。Next, the operation will be explained.
リセット信号発生回路（１）は、その入力信号がＩＩＬ
１１レベルとなるか、あるいは５■電源（４）の電圧値
があらかじめ定められた電圧値■Ｒより小さい値となっ
たとき、その出力信号を一定時間Ｔの期間のみＩＩＨｌ
ｌレベルとする。ｖＲの値は通常ＴＴＬレベル信号の＋
１Ｊ、１１レベルしきい値、すなわち約０．８■の値と
なっている。The reset signal generation circuit (1) has an input signal of IIL.
11 level, or when the voltage value of the 5 ■ power supply (4) becomes a value smaller than the predetermined voltage value ■ R, the output signal is IIHl for a certain period of time T.
level. The value of vR is usually + of the TTL level signal.
1J, an 11-level threshold value, that is, a value of about 0.8■.
書込禁止信号発生回路（８）は５■電源（４）の電圧値
があらかじめ定められた電圧値■Ｐより小さい値となっ
たとき、その出力信号を１“Ｈ”レベルとする。Ｖｐの
値はｃ Ｐ Ｕ （２）が正常動作する５ｖ電源電圧の
下限値と等しく、通常４，７５Ｖ（−５％値）にセット
される。The write inhibit signal generating circuit (8) sets its output signal to the 1 "H" level when the voltage value of the 5) power supply (4) becomes a value smaller than a predetermined voltage value (2) P. The value of Vp is equal to the lower limit of the 5V power supply voltage at which cPU (2) operates normally, and is normally set to 4.75V (-5% value).
５ｖ電源（４）の電源電圧が確立し、ＣＰ Ｕ （２）
がＲＡＭ（９）ヲアクセスしながらプログラム全実行し
ているとき、５ｖ電源（４）全オフすると、第４図に示
すような手順でＲＡ Ｍ （９）内容のバッテリーノぐ
ツクアップが行なわれる。The power supply voltage of the 5v power supply (4) is established, and the CPU (2)
While the program is being executed while accessing the RAM (9), when the 5V power supply (4) is completely turned off, a battery check-up of the contents of the RAM (9) is performed in the procedure shown in FIG.
（１） ５Ｖ電源（４）の電圧値が漸低していき、ｖ
ＰＯ値より小さくなると、書込禁止信号発生回路（８）
の出力信号８ａがＩＩＨＩＩとなり、ＲＡＭ（９）の内
容を書き換えできないようにする。(1) The voltage value of the 5V power supply (4) gradually decreases, and
When it becomes smaller than the PO value, the write inhibit signal generation circuit (8)
The output signal 8a becomes IIHII, making it impossible to rewrite the contents of the RAM (9).
（２１５Ｖ電源（４）の電圧値がＶｐＯ値よりさらに小
さくなるとｃ ｐ Ｕ （２）が正常動作しなくなり、
ＲＡ Ｍ（９）に対し誤まった書込を行なう可能性が
あると、ＲＡ Ｍ （９）は書込禁止状態となっている
ので内容は書き換えられない。(If the voltage value of the 215V power supply (4) becomes even smaller than the VpO value, c p U (2) will not operate normally,
If there is a possibility that an erroneous write is made to the RAM (9), the contents cannot be rewritten since the RAM (9) is in a write-inhibited state.
（３） ５Ｖ電源（４）の電圧値が０■となり ＣＰ
Ｕが停止するが、ＲＡ Ｍ （９）にはバッチＩＪ−（
７）からの電源が供給され、データ内容は保持されてｂ
る。(3) The voltage value of the 5V power supply (4) becomes 0■, and CP
U stops, but RAM (9) has batch IJ-(
7) is supplied with power and the data contents are retained.
Ru.
通常、バッテリー（７）の電圧はＲＡＭ（９）のデータ
保持電圧よυ少し高めの電圧値約３．５■となっている
。従って５ｖ電源（４）が確立されている状態ではダイ
オード（７）によりＲＡＭ（９）の電源端子から切離さ
れている。Normally, the voltage of the battery (7) is approximately 3.5■ which is slightly higher than the data retention voltage of the RAM (9). Therefore, when the 5V power supply (4) is established, it is separated from the power supply terminal of the RAM (9) by the diode (7).
（４） ５Ｖ電源（４） ｋ ＯＮすると電圧値が漸
高じていき、ｖＲの値より大きくなると、リセット信号
発生回路（１）の出力信号１ａが一定時間Ｔの間１１ｉ
１１となる。(4) When the 5V power supply (4) k is turned on, the voltage value gradually increases, and when it becomes larger than the value of vR, the output signal 1a of the reset signal generation circuit (1) remains 11i for a certain period of time T.
It becomes 11.
（５） ５ｙ電源（４）の電源値がさらに漸高し、■
アの値より大きくなると出力信号８ａがＩＩ Ｌ ＩＩ
になり、ＲＡＭ（９）の書込禁止が解除される。(5) The power value of 5y power supply (4) gradually increases, and ■
When it becomes larger than the value of a, the output signal 8a becomes II L II
, and the write protection of RAM (9) is released.
（６） 出力信号１ａが１″Ｈ１＋となってから一定
時間Ｔが経過すると出力信号１ａがＩＩ Ｌ ＩＩとな
り ＣＰＵ（２）はプログラムの先頭番地よりプログラ
ム全実行していく。(6) When a certain period of time T has elapsed since the output signal 1a became 1''H1+, the output signal 1a becomes II L II, and the CPU (2) executes the entire program from the first address of the program.
通常Ｔの値は５■電源（４）が投入されてから確立する
までの時間に比べ十分長い値となっているので、出力信
号１ａがＩＩＬＩＩとなった時点ではＣＰＵ（２＋は正
常にプログラムを実行できる。Normally, the value of T is sufficiently long compared to the time from when the power supply (4) is turned on until it is established. Can be executed.
以上のように第３図に示した回路では上記のような動作
を行ない５■電源（４）が喪失してもＲＡＭ（９）の内
容全保持するようになっている。As described above, the circuit shown in FIG. 3 performs the above-described operation so that even if the power supply (4) is lost, the entire contents of the RAM (9) are retained.
従来のバッテリーバックアップ回路は以上のように構成
されているので、例えば５■電源電圧値が第５図に示す
ような動作をした場合、出力信号１ａがＩＩＨＩＩとな
らすＣＰ Ｕ １２）が誤動作したま７ＲＡＭ（９）の
潜込禁止が解除され、ＲＡ Ｍ （９）の内容がＣＰ
Ｕ （２）により書き換えられてしまうという欠点があ
った。このため５ｖ電源の電源装置に投入シーケンス回
路を設は第５図のような電源電圧変化が起きないように
する々どの対策が必要で、電源装置が複雑で高価なもの
になってしまうなどの問題点があった。Since the conventional battery backup circuit is configured as described above, for example, if the power supply voltage value operates as shown in Figure 5, the output signal 1a becomes IIHII and the CPU 12) malfunctions. The prohibition of infiltration of 7RAM (9) is canceled and the contents of RAM (9) are changed to CP.
There was a drawback that it could be rewritten by U (2). For this reason, it is necessary to install a power-on sequence circuit in a 5V power supply to prevent the power supply voltage change shown in Figure 5 from occurring, which may result in the power supply being complicated and expensive. There was a problem.
この発明は上記のような問題点全解消するためになされ
たもので、第５図に示すような５■電源電圧変動が発生
してもＲＡＭの内容全誤書込から保護でき、特殊な電源
装置を必要としないバッチＩＪ −バックアップ回路を
得ることを目的としている。This invention was made in order to solve all of the above problems, and even if power supply voltage fluctuations occur, it can protect the contents of the RAM from being written incorrectly, and it can be The aim is to obtain a batch IJ-backup circuit that does not require equipment.
この発明に係るバッテリーバックアップ回路は、書込禁
止信号にラッチ回路を付加したものである。The battery backup circuit according to the present invention has a latch circuit added to the write inhibit signal.
この発明におけるバッテリーバックアップ回路は書込禁
止信号にラッチ回路を設けたので、５ｖ電源電圧に切れ
込みが発生しても再びＣＰＵ’ｉｌＪセットするまでは
書込禁止信号がアクティブ状態を継続することにより、
電源切れ込み後のＣＰＵ誤簀込からＲＡＭの内容全保護
することができる。Since the battery backup circuit according to the present invention has a latch circuit for the write inhibit signal, even if a cut occurs in the 5V power supply voltage, the write inhibit signal continues to be active until the CPU'ilJ is set again.
The entire contents of RAM can be protected from erroneous storage of the CPU after the power is turned off.
以下、この発明の一実施例を図について説明する０
第１図はこの発明のバッテリーバックアップ回路を示す
ブロック図であり、第３図と同一符号のものは同一部分
からなることを示す。Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a battery backup circuit of the present invention, and the same reference numerals as in FIG. 3 indicate the same parts.
バッテリーバックアップ回路の主要な部分の構成は第３
図に示す従来と同じであるが、ラッチ回路−が追加され
ている。The configuration of the main parts of the battery backup circuit is as follows.
It is the same as the conventional one shown in the figure, but a latch circuit is added.
第１図のバッテリーバックアップ回路において、リセッ
ト信号発生回路（１）の出力信号１ａがラッチ回路（１
）のＳ（セット）側入力端子に、書込信号発生回路（８
）の出力信号８ａがラッチ回路に）のＲ（＋）セット）
側入力端子に接続され、ラッチ回路に）の出力信号２０
ａがＲＡ１１！（９）の書込禁止入力端子に接続されて
いる。In the battery backup circuit shown in FIG. 1, the output signal 1a of the reset signal generation circuit (1)
) is connected to the S (set) side input terminal of the write signal generation circuit (8
)'s output signal 8a is sent to the latch circuit)'s R(+) set)
output signal 20 (connected to the side input terminal and into the latch circuit)
a is RA11! It is connected to the write inhibit input terminal (9).
以下、リセットスイッチＣ１Ｏ、ＣＰＵ（２１、バス（
３）。Below, reset switch C1O, CPU (21, bus (
3).
５ｖ電源（４）、バッテリー（５）、ダイオード（６）
、ダイオード（７）は従来のものと等しい接続を持つ。5v power supply (4), battery (5), diode (6)
, the diode (7) has a connection equal to the conventional one.
次に動作について説明する。Next, the operation will be explained.
リセット信号発生回路（１）及び書込禁止信号発生回路
（８）の動作は従来のものと等しく、従ってラッチ回路
（ホ）は出力信％８ａがＩＩＨＩＩとなるとその出力信
号２０ａｉ ＩＩＨｌｌとし、出力信号１ａがＩＩＨＩ
Ｉとなると出力信号２０ａｉ ＩＩＬｌｌにする。出力
信′５＋ｌａ、８ａがともにＩＩＬｌｌのときは出力信
８２０ａの状態は変化せず（前回の出力信号状態が保持
され）、ｌａ、８ａがともに“Ｈｌｌのときは、出力信
号２０ａはＨ”となる。The operations of the reset signal generation circuit (1) and the write inhibit signal generation circuit (8) are the same as those of the conventional ones. Therefore, when the output signal %8a becomes IIHII, the latch circuit (e) sets the output signal 20ai IIHll, and outputs the output signal %8a. 1a is IIHI
When it becomes I, the output signal is set to 20ai IILll. When the output signals '5+la and 8a are both IILll, the state of the output signal 820a does not change (the previous output signal state is maintained), and when both la and 8a are "Hll", the output signal 20a becomes H. Become.
第１図に示すバッテリーバックアップ回路に、第４図に
示すよりな５■電源（４）の電圧切込みが発生したとき
の動作全第２図に示す。FIG. 2 shows the entire operation when the voltage cut of the power supply (4) shown in FIG. 4 occurs in the battery backup circuit shown in FIG. 1.
（１） ５Ｖ電源（４）の電圧値がＶｐよす小さくな
ると、書込禁止信号発生回路（８〕の出力信号８ａがＩ
ＩＨｌｌとなり、ラッチ回路（ホ）の出力信％ ２０ａ
がＩＩ ＨＩＩとなる。(1) When the voltage value of the 5V power supply (4) becomes smaller than Vp, the output signal 8a of the write inhibit signal generation circuit (8) becomes I
IHll and the output signal of the latch circuit (E) is % 20a
becomes II HII.
（２＋ ５Ｖ電源（４）の電圧値は、■３の値より小
さくなることなく再び５■に復帰するため、リセット信
号発生回路（１）の出力はＩＩ Ｌ ＩＩとなったまま
である。(The voltage value of the 2+5V power supply (4) returns to 5■ again without becoming smaller than the value of ■3, so the output of the reset signal generation circuit (1) remains at II L II.
（３） ＣＰＵ（２）は５ｖ電源（４）の電圧値が■
Ｒよシ低くなった時点から正常動作しなくなる（暴走す
る）が、リセット入力信号１ａがＩＩＨｌｌとならない
ため、５■電源（４）が５ｖ値に復帰しても暴走全継続
する。(3) The voltage value of the 5V power supply (4) for the CPU (2) is ■
Normal operation stops (runaway occurs) from the moment R becomes low, but since the reset input signal 1a does not become IIHll, the runaway continues even if the 5.2 power supply (4) returns to the 5V value.
（４） ＣＰＵ（２）が暴走しＲＡ Ｍ （９）に誤
書込してもラップ回路（１）の出力がＩＩＨＩＩとなっ
ているためＲＡＭ（９）のデータ内容は書き換えられな
い。(4) Even if the CPU (2) goes out of control and erroneously writes to the RAM (9), the data contents of the RAM (9) cannot be rewritten because the output of the wrap circuit (1) is IIHII.
（５） （４）の状態でスイッチＣ１ＯをＯＮ Ｌ、
ｃｐｕ（２１をリセットするとｃ ｐ ｕ （２）はリ
セットされ、Ｔ時間後出力信号１ａが１“Ｌ”になると
同時にプログラム実行全正常に開始する。一方うッチ回
路翰の出力は、出力信号１ａが“Ｈｌｌになることで、
そのとき出力信号８ａがＩＩＬｌｌすなわち５ｖ電源（
４）の電圧値が■Ｐより大きければ、出力信号２０ａ
２１１ＬＩＩにしＲＡＭ（９）の書込禁止を解除する０
従って、５■電源（４）に第４図に示すような切れ込み
が発生しても、電源復帰後もＲＡ Ｍ （９）の書込禁
止状態が継続されるため、ＣＰＵ（２）の暴走による誤
書込からＲＡＭ（９）の内容全保護できる。(5) In the state of (4), turn switch C1O ON L,
When the CPU (21) is reset, the CPU (2) is reset, and the program execution starts normally at the same time as the output signal 1a becomes 1 "L" after T time. On the other hand, the output of the switch circuit is the output signal By 1a becoming “Hll”,
At that time, the output signal 8a is IILll, that is, the 5v power supply (
4) If the voltage value is larger than ■P, the output signal 20a
211LII and release the write protection of RAM (9) 0 Therefore, even if a cut occurs in the power supply (4) as shown in Figure 4, the write protection of RAM (9) will be disabled even after the power is restored. Since the state continues, the entire contents of the RAM (9) can be protected from erroneous writing due to runaway of the CPU (2).
以上のようにこの発明によれば、ＲＡＭの書込禁止信号
にラッチ回路を設けたので、電源電圧のいかなる変動に
対してもＲ，Ａ Ｍの内容が保持でき、特殊電源が不要
となり装置を安価に構成できる効果がある。As described above, according to the present invention, since a latch circuit is provided for the RAM write inhibit signal, the contents of R and A M can be held even if there is any fluctuation in the power supply voltage, eliminating the need for a special power supply and making the device easier to use. This has the effect of being able to be configured at low cost.
第１図はこの発明の一実施例によるバッテリーバックア
ップ回路を示すブロック図、第２図はこの発明の一実施
例によるバッテリーバックアップ回路の動作タイミング
図、第３図は従来のバッテリーバックアップ回路を示す
ブロック図、第４図。
第５図は従来のバッテリーバックアップ回路の動作タイ
ミング図である。FIG. 1 is a block diagram showing a battery backup circuit according to an embodiment of the present invention, FIG. 2 is an operation timing diagram of the battery backup circuit according to an embodiment of the invention, and FIG. 3 is a block diagram showing a conventional battery backup circuit. Figure, Figure 4. FIG. 5 is an operation timing diagram of a conventional battery backup circuit.
Claims (1)
出しあるいは書き込みアクセスされるランダムアクセス
メモリと、上記中央演算処理装置をリセットするリセッ
ト信号発生回路と、上記ランダムアクセスメモリを書込
禁止状態にする書込禁止信号発生回路を備えたバッテリ
ーバックアップ回路において、上記書込禁止信号発生回
路出力にセットされ、上記リセット信号発生回路により
リセットされるラッチ回路を備えたことを特徴とするラ
ンダムアクセスメモリのバッテリーバックアップ回路。A central processing unit, a random access memory that is accessed for reading or writing by the central processing unit, a reset signal generation circuit that resets the central processing unit, and a write that sets the random access memory to a write-protected state. A battery backup circuit for a random access memory equipped with a prohibition signal generation circuit, characterized in that the battery backup circuit includes a latch circuit that is set to the output of the write prohibition signal generation circuit and reset by the reset signal generation circuit. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257402A JPS63112894A (en) | 1986-10-28 | 1986-10-28 | Battery backup circuit for random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257402A JPS63112894A (en) | 1986-10-28 | 1986-10-28 | Battery backup circuit for random access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63112894A true JPS63112894A (en) | 1988-05-17 |
Family
ID=17305877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257402A Pending JPS63112894A (en) | 1986-10-28 | 1986-10-28 | Battery backup circuit for random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63112894A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375246A (en) * | 1990-08-30 | 1994-12-20 | Sharp Kabushiki Kaisha | Back-up power supply apparatus for protection of stored data |
-
1986
- 1986-10-28 JP JP61257402A patent/JPS63112894A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375246A (en) * | 1990-08-30 | 1994-12-20 | Sharp Kabushiki Kaisha | Back-up power supply apparatus for protection of stored data |
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