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JPS629590A - 増幅回路 - Google Patents

増幅回路

Info

Publication number
JPS629590A
JPS629590A JP60150402A JP15040285A JPS629590A JP S629590 A JPS629590 A JP S629590A JP 60150402 A JP60150402 A JP 60150402A JP 15040285 A JP15040285 A JP 15040285A JP S629590 A JPS629590 A JP S629590A
Authority
JP
Japan
Prior art keywords
nodes
transistor
potential
circuit
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60150402A
Other languages
English (en)
Inventor
Takashi Obara
隆 小原
Shoji Kaneko
昭二 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP60150402A priority Critical patent/JPS629590A/ja
Priority to DE8686109294T priority patent/DE3685615T2/de
Priority to EP86109294A priority patent/EP0209051B1/en
Priority to US06/883,215 priority patent/US4743784A/en
Publication of JPS629590A publication Critical patent/JPS629590A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356086—Bistable circuits with additional means for controlling the main nodes
    • H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳ型電界効果トランジスタによって構成
された、半導体集積回路における増幅回路に関する。
なお、以下の説明は、すべてＮチャネルＭＯＳトランジ
スタで行なうが、ＰチャネルＭＯＳトランジスタでも、
他の絶縁ゲート型ＦＥＴでも木質的に同様である。
〔従来の技術〕
ＭＯＳ）ランジスタを用いたダイナミックメモリでは、
１トランジスタメモリセルの読出しのために、微小信号
を増幅するセンスアンプが各デイジット線対ごとに必要
となる。
従来、このような微小信号を増幅する回路としては、第
３図に示されるものが使用されている。
この増幅回路は、ディジット線対２，２Ａと、フリップ
フロップを構成するスイッチングトランジスタＱｌ、　
Ｃ２と、このトランジスタＱ１．　Ｃ２の共通ソース節
点４とグランドの間に接続され、ゲートにクロック信号
φ凰が印加されたセンスアンプ活性化用トランジスタＱ
３と、各ディジット線２，２Ａと電源ＶＩＸＩの間に接
続され、ゲートにクロック信号φ３が印加されているプ
リチャージ用トランジスタＱ４・＋Ｑｓと、アクティブ
プルアップ回路と、基準電圧発生回路６，６Ａによって
構成されている。このアクティブプルアップ回路は、電
源ｖ国と対応ディジット線２，２Ａとの間に接続された
トランジスタＱ６．　Ｃ７と、これらトランジスタＱ６
．０７のそれぞれのゲートと対応するディジット線？、
２Ａとの間に接続され、ディジット線対２，２Ａの他方
の電位によりゲート電位が制御されるトランジスタＱａ
、　Ｑｓ　、　オよヒコれらトランジスタＱ６．９７の
ゲートｍ点３，３Ａに接続され、クロック信号φ２によ
ってこれら節点３，３Ａを昇圧するための容量Ｃ１，Ｃ
２、さられ、これら節点３，３Ａをプリチャージし、バ
ランスさせるためのトランジスタＱＩＯ＋　　Ｑｌｌと
から構成されている。
なお、ディジット線２，２Ａ間に接続され、ゲートにク
ロック信号φ３が印加されたトランジスタＱ１２は、デ
ィジット線２，２Ａが等しいレベルになる効率を良くす
るためのものであり、プリチャージされるレベルよりプ
リチャージ用クロック信号φ３が十分高ければ必要とし
ない。
第４図は第３図のセンスアンプの動作波形図である。以
下、同図を参照して第３図の回路動作を述べる。
ディジット線２，２Ａおよび節点３，３Ａは、時刻ｔ１
以前にはクロック信号φ３をゲートに印加したプリチャ
ージ用トランジスタＱａ＋　ＱＳ＋　Ｑｔｏ　ＩＱｌｌ
により同レベルに保たれている。プリチャージが完了し
、時刻１１においてアドレス信号によりワード線７，７
Ａが選択され高レベルとなると、メモリセル５，５Ａの
情報の読出しが行なわれる０選択されたメモリセルの情
報１．０は、これらメモリセル５，５Ａが接続されてい
るディジット線２，２Ａ上に電位の変化として表われる
。
ディジット線対２，２Ａの他方には基準電圧発生回路６
，６Ａにより情報１．０の中間の電位が与えられる。こ
の結果、ディジット線２．２Ａ間には０．１ｖ程度の電
位差が生じ、時刻ｔ２にクロック信号φ１を高レベルに
することによって増幅回路を活性化すると、ディジット
線２．ｚＡ間の電位差が増幅されることになる。
クロック信号φ！が高レベルとなる時刻ｔ２以降、ディ
ジット線２．２Ａの電荷はトランジスタＱｌｌ　Ｃ２に
より放電されるが、ディジット線２゜２Ａ間にわずかな
がら電位差が生じているため、トランジスタＱｌｌ　Ｃ
２のオン抵抗に差が生じており、低電位側のディジット
線がより速く低レベルとなる。その結果、高レベル側の
トランジスタのオン抵抗はますます大きくなり、高レベ
ル側のディジー２ト線の電位が低下するのをさらに遅く
する。
一方、アクティブプルアップ回路内の節点３゜３Ａは、
時刻１．以前にはトランジスタＱＩＯＩＱＩＩと、トラ
ンジスタＱａ、　Ｑｓによってディジット線２．２Ａと
同じ高レベルに保たれている０時刻ｔ２以降ディジット
線２，２Ａに電位差が生じると。
ゲートがディジット線２．２Ａの電位により制御される
トランジスタＱＢ、　Ｑ９によって、この節点。
にも微小電位差が生じる。さらに、時刻ｔ３１７）セン
スアンプ活性死時以降、ディジット線２　、２．Ａの電
位差の増大に伴い、トランジスタＱｅ、　Ｑｓのオン抵
抗に差が生じ、トランジスタＱ１．　Ｃ２と同様の動作
を行なって、この節点間にもディジット線２．２Ａと同
様の大きな電位差が生じる。
時刻ｔ３にクロック信号φ２が高レベルになると、アク
ティブプルアップ回路内の節点３．３Ａのうち、高レベ
ル側の節点が容量Ｃ，，Ｃ２を介して昇圧され、電ＨＡ
　Ｖｎｏ以上の電位となる。したかって、ゲートをこの
節点３，３Ａの電位によって制御されるトランジスタＱ
６．０７によって高レベル側のディジット線に電荷が供
給され、これらディジット線２，２Ａは電源レベルまで
昇圧される。
〔発明が解決しようとする問題点〕
センスアンプリ上９１時、ディジット線対２゜２Ａおよ
び節点３，３Ａは同一の高レベル（電源レベル）までア
ンバランス無く、プリチャージされなければならない、
ディジット線２，２Ａは、第４図のように、クロック信
号φ３が高レベルになると、バランス用トランジスタＱ
１２により高レベル側から低レベル側に電荷が移動して
、バランス動作を開始する。これと同時にプリチャージ
用トランジスタＱ４．　ＱＳによって電荷の供給が開始
され、両ディジット線？、２Ａ共に高レベルになろうと
する。
一方、アクティブプルアップ回路内の節点３゜３Ａは、
クロック信号φ２の落ちにともない、そのカップリング
を受け、電源以上に保たれていた高電位側のレベルが落
とされる。次に、時刻ｔ５において、クロック信号φ３
が高レベルになると、この節点３，３Ａのプリチャージ
用トランジスタＱ＋ｏ　＋　　Ｑｕ、によってプリチャ
ージが開始され、電源レベ゛ルまで持ち上がることにな
る。これら２つの節点３，３Ａがバランスするのは、低
レベル側の節点が電源レベルまで持ち上げられる時刻と
なるが、バランスする電位が電源レベルであるため、バ
ランス用トランジスタＱ１２のゲート信号φ３の能力が
不足していた場合、バランス時刻は遅くなる可能性があ
る。また、節点３，３Ａがバランスする以前に何らかの
原因で電源ノイズが発　　　生した場合、前節点３，３
Ａ間にアンバランスが生じ、解消されない可能性も出て
くる。ディジット１ｉ２．２Ａ間に表われる初期電位差
は微小であるため、このようなアンバランスにより誤動
作をしてしまう。
〔問題点を解決するための手段〕
この問題は、プリチャージ用トランジスタＱＩＯＩＱＩ
Ｉのゲートに入るクロック信号φ３が電源以上の十分な
レベルにあれば発生しない、しかし、これら２つの節点
３，３Ａがバランスする時刻を考える場合には、ディジ
ット線２，２Ａと同様に、これら２つの節点３，３．Ａ
間にバランス用トランジスタを接続し、バランスする電
位を下げてやれば、このトランジスタのゲート電位が電
源レベルであったとしても短時間で十分なバランスが行
なえる。しかしながら、この問題解決法では、トランジ
スタ数を増やすことになり好ましくない。
そこで、本発明は、プリチャージ用トランジスタＱ＋ｏ
を節点３とトランジスタＱ２の直列回路の中間接続点の
間に接続し、プリチャージ用トランジスタＣ１ｔｔを節
点３ＡとトランジスタＱ！の直列回路の中間接続点の間
に接続することにより、トランジスタ数を増やさずに節
点３，３Ａのプリチャージを行ない、しかもバランス電
位を下げて、クロック信号φ３の能力に依存させずに、
早い時点でバランスさせるようにしたものである。
すなわち、本発明の増幅回路は、第１および第２の節点
と、第１の節点の電位によって制御される第１の負荷回
路と、第１の電界効果トランジスタの第１の直列回路と
、第２の節点の電位によって制御される第２の負荷回路
仁、第１の電界効果トランジスタとともにフリップフロ
ップ回路として動作する第２の電界効果トランジスタの
第２の直列回路と、第１の電界効果トランジスタのゲー
トを第２の直列回路の中間接続点に接続する手段と、第
２の電界効果トランジスタのゲートを第１の直列回路の
中間接続点に接続する手段と、第１の節点と第１の直列
回路の中間接続点との間に接続され、第２の直列回路の
中間接続点の電位によって制御される第３の電界効果ト
ランジスタと、第２の節点と第２の直列回路の中間接続
点との間に接続され、第１の直列回路の中間接続点の電
位によって制御される第４の電界効果トランジスタと、
第１の節点と第２の直列回路の中間接続点との間に接続
され、プリチャージ用クロー、り信号によって制御され
る第５の電界効果トランジスタと、第２の節点と第１の
直列回路の中間接続点との間に接続され、プリチャージ
用クロック信号によって制御される第６の電界効果トラ
ンジスタとを有する。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
。
第１図は本発明の増幅回路を備えたセンスアンプ回路の
一実施例の回路図、第２図はその動作波形図である。
本実施例の増幅回路ｌは第３図に示した増幅回路８の節
点３，３Ａのプリチャージ用トランジスタ　Ｑ＋ｏ＋Ｑ
ｔｔのドレインを電源とせずに、ディジット線対２，２
Ａの他方と接続されている。
次に１本実施例の動作を第２図の動作波形図を参照して
説明する。
ディジット線２，２Ａは、時刻ｔ、以前、クロック信号
φ３が高レベルとなっている間は、この信号をゲートに
印加したトランジスタＱ４．　ＱＳによってプリチャー
ジされ、しかも、バランス用トランジスタＱＩ２によっ
て同レベルに保たれている。また、節点３，３Ａもトラ
ンジスタＱ１゜。
Ｑｌｌにより同一レベルにプリチャージされている。プ
リチャージが完了し、時刻ｔ１において、アドレス信号
、によりワード線７または７Ａが選択されると″、メモ
リセル５または５Ａの情報の読出しが行なわれる０選択
されたメモリセルの情報１゜Ｏは、このメモリセルが接
続されているディジット線２．２Ａ上に電位差として現
われ、ディジット線対２，２Ａの他方には基準電圧発生
回路６゜６Ａにより、情報１．０の中間電位が与えられ
る。この結果、ディジット線２，２Ａ間には０．１Ｖ程
度の電位差が生じる。アクティブプルアップ回路内の節
点３，３Ａ間にも、ゲートが相手側のディジット線２，
２Ａの電位によって制御されるトランジスタＱａ、　Ｑ
ｓによって微小電位差が生じる。
時刻ｔ２において、クロック信号φ１が高レベルとなる
と、増幅回路ｌが活性化され、増幅が開始される。トラ
ンジスタＱｌ、　Ｑ２およびＱ８．　Ｑ９によってディ
ジット線２，２Ａおよび節点３，３Ａの電荷が放電され
始めるが、ディジット線２゜２Ａに生じている微小電位
差により、トランジスタ　Ｑｌｌ　０２問およびトラン
ジスタＱａ　、９９間にオン抵抗差が生じているため、
低レベル側のディジット線および節点はより早く低レベ
ルに引き落とされることになる。その結果、高レベル側
にあるトランジスタのオン抵抗はさらに大きくなり、高
レベル側のディジット線および節点の電位が低下するの
をさらに遅くする。
時刻ｔ３において、クロック信号φ２が高レベルとなる
と１節点３．３Ａのうち高レベル側の節点が電源レベル
以上に昇圧され、これによりトランジスタＱ６もしくは
Ｑ７を通して、ディジット線２．２Ａの高レベル側は電
源レベルまで昇圧されることになる。この時点でセンス
アンプの増幅が終了する。
次に、センスアンプリセット時、クロック信号φ１が低
レベルになり、さらにクロック信号φ２が低レベルにな
ると、節点３．３Ａのうち高レベル側の節点は、この節
点と信号φ２間に接続された容量Ｃ，またはＣ２により
カップリングを受け、電位が低下する。さらに１時刻１
ｓにおいてプリチャージ用クロック信号φ３が高レベル
になると、ディジット線２．２Ａ間←接続されたトラン
ジスタＱ１２がオンし、ディジット線２，２Ａ間の電荷
のやりとりが開始され、さらに、節点３゜３Ａのうち高
レベル側の節点と低レベル側のディジット線間に接続さ
れたトランジスタおよび、節点３，３Ａのうち低レベル
側の節点と高レベル側のディジット線間に接続されたト
ランジスタＱ＋ｏ＋Ｑｔ□によってディジット線２，２
Ａと節点３．３Ａ間で電荷のやりとりが行なわれるため
、ディジット線２　、２Ａ　、　［点３，３Ａの４節点
の電位はバランスを開始し同一レベルとなる。
この動作と平行して、クロック信号φ３をゲートに印加
したプリチャージ用トランジスタＱ４゜Ｑ５によってデ
ィジット線２，２Ａに電荷を供給し始めるため、４ｍ点
の波形は第２図に示すとおり、電源電圧より低いレベル
でバランスしながら、短時間で電源レベルまで持ち上が
ることになる。
〔発明の効果〕 以上説明したように本発明は、プリチャージ用クロック
信号によって制御される第５の電界効果トランジスタを
第１の節点と第２の直列回路の中間接続点との間に接続
し、プリチャージ用クロック信号によって制御される第
６の電界効果トランジスタを第２の節点と第１の直列回
路の中間接続点との間に接続することにより、ディジッ
ト線対とアクティブプルアップ回路内の２ｍ点との合計
４節点が同一のレベルにバランスしながら、同時にプリ
チャージを開始するため、バランスする動作のみに着目
すれば、プリチャージ用クロック信号の電位にさほど依
存せずに早期に同一レベルにバランスさせることができ
、したがって電源ノイズなどにも強く、トランジスタの
個数を増やさずに、安定したセンスアンプ動作が期待で
きる効果がある。
この回路構成は、他の増幅回路にも応用できるものであ
る。
【図面の簡単な説明】
第１図は本発明の増幅回路の一実施例の回路図、第２図
は第１図の回路の動作波形図、第３図は従来例の１回路
図、第４図は第３図の回路の動作波形図である。 １：増幅回路、 ２．２Ａ：ディジット線、 ３：節点（第１の節点）、 ３Ａ：ｆＭ点（第２の節点）。 ５．５Ａ：メモリセル。 ６．６Ａ：基準電圧発生回路、 ７．７Ａ：ワード線、 Ｑ１＝スイッチングトランジスタ（第１の電界効果トラ
ンジスタ）、 Ｑ２ニスイツチングトランジスタ（第２の電界効果トラ
ンジスタ）、 Ｃ３：センスアンプ活性化用トランジスタ、Ｃ４，ＱＳ
　　ニブリチャージ用トランジスタ、Ｃ６：トランジス
タ（第１の負荷回路）、Ｃ７：トランジスタ（第２の負
荷回路）、Ｃ８・トラレジスタ（第３の電界効果トラン
ジスタ）、 Ｑ９：トランジスタ（第４の電界効果トランジスタ）、 Ｑ＋ｏニブリチャージ用トランジスタ（第５の電界効果
トランジスタ）、 Ｑｌｌニブリチャージ用トランジスタ（第６の電界効果
トランジスタ）、 Ｃ１２：バランス用トランジスタ、 Ｃ，、Ｃ２：容量、 Ｖコニ電源、 φ１．φ２　：クロック信号、 φ３　ニブリチャージ用クロック信号。 特許出願人　　日本電気株式会社 代理人　　弁理士　内　原　　晋　　゛゛第２図

Claims (1)

    【特許請求の範囲】
  1. 　第１および第２の節点と、第１の節点の電位によって
    制御される第１の負荷回路と、第１の電界効果トランジ
    スタの第１の直列回路と、第２の節点の電位によって制
    御される第２の負荷回路と、第１の電界効果トランジス
    タとともにフリップフロップ回路として動作する第２の
    電界効果トランジスタの第２の直列回路と、第１の電界
    効果トランジスタのゲートを第２の直列回路の中間接続
    点に接続する手段と、第２の電界効果トランジスタのゲ
    ートを第１の直列回路の中間接続点に接続する手段と、
    第１の節点と第１の直列回路の中間接続点との間に接続
    され、第２の直列回路の中間接続点の電位によって制御
    される第３の電界効果トランジスタと、第２の節点と第
    ２の直列回路の中間接続点との間に接続され、第１の直
    列回路の中間接続点の電位によって制御される第４の電
    界効果トランジスタと、第１の節点と第２の直列回路の
    中間接続点との間に接続され、プリチャージ用クロック
    信号によって制御される第５の電界効果トランジスタと
    、第２の節点と第１の直列回路の中間接続点との間に接
    続され、プリチャージ用クロック信号によって制御され
    る第６の電界効果トランジスタとを有する増幅回路。
JP60150402A 1985-07-08 1985-07-08 増幅回路 Pending JPS629590A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60150402A JPS629590A (ja) 1985-07-08 1985-07-08 増幅回路
DE8686109294T DE3685615T2 (de) 1985-07-08 1986-07-08 Leseverstaerkerschaltung.
EP86109294A EP0209051B1 (en) 1985-07-08 1986-07-08 Sense amplifier circuit
US06/883,215 US4743784A (en) 1985-07-08 1986-07-08 Sense amplifier circuit

Applications Claiming Priority (1)

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JP60150402A JPS629590A (ja) 1985-07-08 1985-07-08 増幅回路

Publications (1)

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JPS629590A true JPS629590A (ja) 1987-01-17

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ID=15496186

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JP60150402A Pending JPS629590A (ja) 1985-07-08 1985-07-08 増幅回路

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US (1) US4743784A (ja)
EP (1) EP0209051B1 (ja)
JP (1) JPS629590A (ja)
DE (1) DE3685615T2 (ja)

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