JPS6282402A - シ−ケンス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の技術分野］ 本発明は所定のプログラムに従ってパイプラインプロセ
ッサのシーケンスを高速に制御するシーグンス制御３Ｉ
］装置に関づ−る。

［従来技術の背子とその問題点］ 従来、２種類のシーケンス制御装置が使用されている。

１つは第７図のブ（］ツク図に示すシングルパイプライ
ンシーケン１す、他方は第８図のブ［１ツク図に示すダ
ブルバイプラインシーケン４）と称されているものであ
る。

シングルパイプラインシーケンリ−７は各アドレスごど
に、演専部（図示ぜず）、シーケンサ部７１及びステー
タスセレクト部７４をそれぞれ制御（−る］ン（〜［コ
ール命令１分岐命令、ステータスセレク１−命令を蓄積
したコン１〜ロールスＩヘア部７２を備えている。この
］コントロールストア部２はシーケンサ部７１によって
指定されるアドレスと、そのアドレスに蓄積されたコン
トロール命令をパイプラインレジスタ部７３に供給する
。このパイプラインレジスタ部７３は−ｊン１〜日−ル
ストア部７２から供給されたアドレスと各命令を一旦書
き込む。そして次のスアージに演算部（図示せず）にコ
ン＋−ロール命令を、シーケンサ部７１に分岐命令及び
アドレスをまた、ステータスレレフ１へ部７４にステー
タスレレフト命令を供給する。ステータスセレクト部７
４はパイプラインレジスタ部７３からステータスセレク
ト命令が供給される場合、そのステータスセレクト命令
に応じて演算部など外部から送られてくる複数のステー
タス信号のなかから一つを選択し、その選択したステー
タス信号をシーケンサ７１に供給する。シーケンサ７１
はパイプラインレジスタ７３から供給される分岐命令及
びステータスレレフ１へ部７４から供給されるステータ
ス信号に応じて次のスフージにアクセスするコントロー
ルストア部７２のアドレスを求める。

表１ サーなわら表１のプログラムリストに示すように、ある
スデージにおいてシーケンサ部７１がアクセスしたアド
レス４８番地の分岐命令が’　ＣＯＮ　Ｔ　”（ＣＯＮ
ＴｒＮＵＥの略）ならばシーケンサ部７１はアドレス４
８番地を１増加してアドレス４９番地を読み出す。また
次の４９番地の分岐命令が”　ＣＯＮ　Ｔ　”ならば次
に５０番地のコントロールストア部７２の命令をアクセ
スする。しかし、５０番地のステータスセレクト命令が
’　ＣＮ　７　”（ＣＯＮＤＩＴＩＯＮ　　ＺＥＲＯ（
７）略）でかつ分岐命令が’ＪＭＰ”　（ＪＵＭＰの略
）ならばシーケンサ７１はステータスセレクト部７４か
ら供給されるステータス信号の論理的な値により７０番
地にジャンプしたり次の５１番地をアクセスしたりする
。

しかしながらこのシングルパイプラインシーケンサ７は
第１０図のタイムヂャー１〜に示すように、１ステージ
でシーケンサ部７１からコントロールストア７２を介し
てパイプラインレジスタ７３まで動作しなければならな
い。従って、シーケンサ部７１とコントローシス１〜ア
７２の動作遅れの総和が１ステージの時間を越えること
は許されない。

このためこのシングルパイプラインシーケンサにおいて
は動作速度を上げることが難しい。

この動作遅れを少なくし、高速動作を図ったのが第８図
のブロック図に示すダブルパイプラインシーケンサ８で
ある。このダブルパイプラインシーケンサ８は第７図に
示したシングルパイプライ−〇− ンシーケンサ７において、シーケンサ部７１とコントロ
ールストア７２の間にシーケンサ部７１からのアドレス
を一旦蓄積するパイプラインレジスタ８０をさらに設け
たものである。このことにより、第１０図のタイムチャ
ートに示すように１ステージでシーケンサ７１からアド
レスをパイプラインレジスタ８０に蓄積する。そして次
のステージでパイプラインレジスタ８０に蓄積されたア
ドレスでコントロールストア７２をアクセスし、その命
令をパイプラインレジスタ７３に書き込む。

すなわち２ステージでシーケンサ部７１からのアドレス
で指示されるコントロールストア７２の命令がパイプラ
インレジスタ７３に書き込まれる。

従ってシーケンサ部７１の動作遅れはパイプラインレジ
スタ８０に、またコントロールストア７２の動作遅れは
パイプラインレジスタ７３で吸収される。

このため、このダブルバイプラインシーケンサ８はシン
グルバイプラインシーケンサ７よりも動作速度を速（す
ることができる。

表２ しかしながら、このダブルパイプラインシーケンサ８お
いては表２のプログラムリストに示すように、例えばパ
イプラインレジスタ７３に４９番地の各命令が書き込ま
れたときには、すでにパイプラインレジスタ８０には次
のｓｏｎ地をアクセスする命令が蓄積されている。この
ため、次には５０番地の各命令が実行されるので、例え
ば”　Ｊ　Ｍ　Ｐ　’″の分岐命令は実際に分岐させる
ステージの一つ前に書く必要がある。従ってプログラム
が実際の流れと異なるために複雑になる。

このようにダブルバイプラインシーケンサ８はシングル
パイプラインシーケンサ７に比べ動作させることができ
るが、反面、プログラムが複雑になるという問題点を備
えている。

［発明の目的］ 本発明はこの問題点を解決するためになされたもので、
高速にかつ、プログラムの作成が容易なシーケンス制御
装置を提供することを目的とする。

し発明の概要］ この目的を達成するために本発明は、外部回路のシーケ
ンスをステージごとに制御するシーケンス制御装置にお
いて、アドレスを一旦保持する第１記憶部と、次のステ
ージにこの第１記憶部から供給される前記アドレスに書
き込まれた前記外部回路を制御するコントロール命令と
、アドレスの飛び越しを命令する分岐命令と前記外部回
路からのステータス信号を選択するセレクト命令とを読
み出す命令記憶部と、このコントロール命令を一９一 旦保持し、次のステージに前記外部回路に供給する第２
記憶部と、前記セレクト命令により前記外部回路からの
ステータス信号を選択するステータスセレクト部と、前
記命令記憶部と直接接続され、前記分岐命令及びステー
タス信号とから、次に前記命令記憶部をアクセスするア
ドレスを決め、前記第１記憶部に供給するシーケンサ部
とを備えたことを特徴とするものである。

［発明の実施例］ 以下、本発明の一実施例を図面を参照しながら説明する
。

第１図は同実施例のブロック図である。同図において、
コントロールストア１１は各アドレスに演算部（図示せ
ず）を制御するコントロール命令。

シーケンサ部１２を制御する分岐命令、及びステータス
セレクト部１４を制御するステータスセレクト命令を予
め蓄積している。そしてアドレスと分岐命令はシーケン
サ部１２に、またステータスセレクト命令とコントロー
ル命令はパイプラインレジスタ１３に供給する。シーケ
ンサ部１２はコン１〜Ｌ】−ルス［−ア１１から供給さ
れるアドレスもしくは、前のアドレスを１増加したアド
レスをコントロールストア１１からの分岐命令に応じて
選び、パイプラインレジスタ１３に供給する。パイプラ
インレジスタ１３はシーケン９部１２から供給されるア
ドレス、またコン１〜ロールス１〜ア１１から供給され
る各命令を一旦蓄ｆｉツる。そして、次のステージにア
ドレスは」ン１へ［１−ルストア１１に、またステータ
スセレクト命令はステータスセレク１へ部１４に供給さ
れる。ステータスセレクト部１４は、ステータスセレク
１へ命令に応じて外部の演算部から送られる複数のステ
ータス信号の内から１つを選択し、シーケンサ部１２へ
供給する。

パイプラインレジスタ１３は第３図の構成図に示すよう
に、シーケンサ部１２７’）ｌ　ｔらのアドレスを蓄積
づる第ルジスタ部１３１とコン１ロールストア１１から
のステータスセレクト命令、コントロール命令を蓄積す
る第２レジスタ部１３２とにより構成されている。アド
レスは例えばコン１〜ロールストア１１が２にワードの
容量の場合１２ピツトである。またステータスセレクト
命令は例えば４ビツトである。またコントロール命令は
３０〜５００ピツＩ〜である。

このシーケンサ部１２は例えば第２図のブロック図に示
されるように、コントロールストア１１から供給される
アドレスはマルチプレクサ２２に入ツノする。また、コ
ントロールストア１１から供給される分岐命令及びステ
ータスセレクト部１４で選択されＩζステータス信号が
インス１〜ラクション部２７に入力する。

インス１−ラクション部２７は例えば４ピツ１への分岐
命令のうら１ピツ１〜でステータスセレクト部１４から
のステータス信号を参照すべきか否か判断する。そして
残りの３ピツ１〜でステータス信号に依存もしくは、依
存しない分岐条件によりマルチプレクサ２２を制御する
。マルチプレクサ２２はコントロールストア１１．ラッ
チ２４．スタツク２３から供給される３アドレスのうち
１つをインストラクション部２７の制御信号により選択
し、そしてその選択されたアドレスをパイプラインレジ
スタ１３及びインクリメント部２５に供給する。

インクリメン１〜部２５はマルチプレクサ２２から供給
されるアドレスを１増加してラッチ２４に供給する。ラ
ッチ２４はそのラッチされたアドレスをマルチプレクサ
２２及びスタック２３に供給する。スタック２３は約１
０ワードの記憶容量を用い、ラップ２４から供給される
アドレスを記憶する。そしてスタックポインタ２６によ
りファーストイン・ファーストアウトの（最初に書かれ
たものが最初に読み出される）制御がされる。

すなわちパイプラインレジスタ１３からの分岐命令が’
　ＣＯＮ　Ｔ　”であれば、ラッチ２４のアドレスがマ
ルチプレクサ２２によって選択される。

また分岐命令がサブルーチンへ行く命令ならば、コント
ロールストア１１からのアドレスがマルチプレクサ２２
によって選択される。そして、そのアドレスに１を加え
たアドレスがスタック２３に古き込まれる。またサブル
ーチンからのリターン命令の場合は最初に入れられたス
タック２３のボインドが指定され、そのスタックされて
いるアドレスがマルチプレクサ２２によって選択される
。

そしてその後そのポイントのスタックされていたアドレ
スは消却される。また、条件ジャンプ゛ＪＭ　Ｐ　”な
らばインストラクション部２７でステータスセレクト部
１４からのステータス信号と論理演算がなされ、真（Ｔ
”〉ならばコントロールストアからのアドレスが、また
偽（”Ｆ”）ならばラッチ２４のアドレスが選択される
。

第１図の各部の出力タイミングを示した第４図のタイム
ヂャートに示されるように、パイプラインレジスタ１３
の第２レジスタ部はステージＮにおいてそのレジスタに
蓄積されたアドレスをコントロールストア１１に供給し
、コントロールストア１１のそのアドレスをアクセスす
る。コントロールストアはそのアドレスで指示される新
なアドレス、分岐命令をシーケンサ部１２に、またステ
ータスセレクト命令及びコントロール命令をパイプライ
ンレジスタ１３の第２レジスタ部へ供給する。シーケン
サ部１２は次のステージのアドレスを決定し、パイプラ
インレジスタ１３の第ルジスタに供給する。次のステー
ジにおいて、第２レジスタ部のステータスセレクト命令
はステータスセレクト部１４また、コントロール命令は
演算部へ供給される。

づなわちパイプラインレジスタ１３の第ルジスタのアド
レスは第２レジスタのステータスセレクト命令及びコン
トロール命令よりも１ステージ進んでいる。

第５図はアドレス及び各命令の流れに従って第１図のブ
ロック図を書き直した機能図である。コントロール命令
及びステータスコントロール命令は従来のダブルパイプ
ラインシーケンサと同じように流れることが容易に理解
される。

次に表３のプログラムリストを例にして同実施例の動作
を説明する。表３のプログラムリストにおいてステータ
スセレクト命令は従来と異なり、それと関係する分岐命
令の１ステツプ前に書き込まれている。

表３ このように分岐命令の１ステツプ前にステータスセレク
ト命令を書き込むことは容易で、しかも、規則性がある
のでデバッグにも支障はない。

このプログラムは、パイプラインレジスタ１３の第ルジ
スタに４９番地を示すアドレスが蓄積されているとき第
２レジスタには４８番地のステータスセレクト命令及び
コントロール命令が蓄積されている。そして次のステー
ジにはコントロールストア１１０４９番地がアクセスさ
れ４９番地の分岐命令がシーケンサ部１２にまた、４９
番地の分岐命令、ステータスセレクト命令がパイプライ
ンレジスタ１３の第２レジスタに入力する。４９番地の
分岐命令は’　ＣＯＮ　Ｔ　”なので５０番地を指示す
るアドレスがパイプラインレジスタ１３の第ルジスタ部
に蓄積する。ステータスセレクト部１４には４８番地の
ステータスセレクト命令（ただし、この場合はなし）が
入力されている。

また演算部には４８番地のコントロール命令が入力され
る。この詩点ではパイプラインレジスタ１３の第ルジス
タには５０番地をアクセスするアドレスがまた第２レジ
スタには４９番地のステータスセレクト命令（すなわち
’ＣＮＺ”）とコントロール命令が蓄積されている。

従って次のステージにはコントロールストア１１の５０
番地がアクセスされ、分岐命令゛″ＪＭＰ”とジャンプ
する場合のアドレス（７０番地）がシーケンサ部１２に
入力する。またパイプラインレジスタ１３の第２レジス
タ部からはステータスセレフト部１４にどのステータス
信号を選択すべきか指示するステータスセレクト信号が
供給されているので、ステータスセレクト部１４からシ
ーケンサ部１２にはステータスセレクト命令で選択され
たステータス信号が供給される。

シーケンサ部１１はこのステータス信号と分岐命令との
論理演専により７０番地ヘジャンプすべきか、次の番地
へ進むか決めて、７０番地または５１番地を指示するア
ドレスをパイプラインレジスタ１３に供給する。

このようにシーケンサ部１２はパイプラインレジスタ１
３が演算部へ供給するコントロール命令のアドレスより
も１ステージ先の分岐命令を判断しているので、従来の
ダブルパイプラインレジスタのように１ステージ前に分
岐命令を書く必・要はない。

第５図に示されるように、ビット数のコントロール命令
はダブルパイプラインレジスタのように扱われるのでシ
ーケンサ部１２及びコントロールストア１１でのロス時
間はそれぞれの間に設けられた第ルジスタ１３１．第２
レジスタ１３２によって吸収される。“つまり、ビット
数の少ない、アドレスと分岐命令のパスでのロスさえ少
４「（すれば、高速に動作させることができる。

第６図は本発明の第２の実施例を示すブロック図である
。第１の実施例と異なり、コン１−ロールストア６１は
次アドレスの番地とジャンプづるときの番地を蓄積し、
シーケンサ部に相当する第２マルチプレクサ６２に供給
する。第２マルヂプレクサ６２はステータスセレク１へ
部に相当する第１マルヂブレクサ６４からのステータス
信号及び］］ン１−〇−ルス１ヘア６からの１ピツ１〜
の分岐命令により、次アドレスの番地もしくはジ１７ン
プするときの番地を選択する。各部のタイミングは第１
実施例とほぼ同じである。

この第２の実施例は、例えばＡＬＵ　（Ａｒｉｔｈ−ｍ
ｅＮｃ　ｌ　ｏｇｉｃ　　Ｕｎｉｔ　）に供給するマイ
ク［］プログラムを管理するシーケンサとして利用でき
る。

本発明は上記実施例のみに限定されるものではない。つ
まり、ステータスセレク１へ部の応答が速いならばステ
ータスセレクト命令も直接コントロールストアからステ
ータスセレクト部へ供給してもよい。このようにすれば
、ステータスセレクト命令を１ステツプ前に書かない表
１のようなシングルパイプラインシーケンザのプログラ
ムで動作させることができる。

し発明の効果］ このように本発明によれば作成が容易なプログラムで、
しかも高速に動作させることができ、しかもダブルバイ
プラインシーケンサよりも部品の数の少ないシーケンス
制御装置が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はシー
ケンス制御部のブロック図、第３図はパイプラインレジ
スタの構成図、第４図は第１図の各部の出力タイミング
を示すタイムチャート図、第５図は同実施例のデータの
流れを示す機能説明図、第６図は本発明による他の実施
例のブロック図、第７図、第８図は従来のパイプライン
シーケンサのブロック図、第９図、第１０図は同シーケ
ンサの各部の出力タイミングを表わすタイムチャート図
である。 １１・・・コン１〜ロールストア １２・・・シーケンサ部

Claims (6)

【特許請求の範囲】
1. （１）外部回路のシーケンスをステージごとに制御する
   シーケンス制御装置において、アドレスを一旦保持する
   第１記憶部と、次のステージにこの第１記憶部から供給
   される前記アドレスに書き込まれた前記外部回路を制御
   するコントロール命令と、アドレスの飛び越しを命令す
   る分岐命令と前記外部回路からのステータス信号を選択
   するセレクト命令とを読み出す命令記憶部と、このコン
   トロール命令を一旦保持し、次のステージに前記外部回
   路に供給する第２記憶部と、前記セレクト命令により前
   記外部回路からのステータス信号を選択するステータス
   セレクト部と、前記命令記憶部と直接接続され、前記分
   岐命令及びステータス信号とから、次に前記命令記憶部
   をアクセスするアドレスを決め、前記第１記憶部に供給
   するシーケンサ部とを備えたことを特徴とするシーケン
   ス制御装置。
2. （２）前記セレクト命令は一旦第２記憶部に保持され、
   次のステージに前記ステータスセレクト部へ供給される
   ことを特徴とする特許請求の範囲第１項記載のシーケン
   ス制御装置。
3. （３）前記セレクト命令は前記命令記憶部から直接ステ
   ータスセレクト部へ供給されることを特徴とする特許請
   求の範囲第１項記載のシーケンス制御装置。
4. （４）前記命令記憶部は次の番地のアドレスと飛び越し
   する番地のアドレスを蓄積し、前記シーケンス部に供給
   することを特徴とする特許請求の範囲第１項記載のシー
   ケンス制御装置。
5. （５）前記シーケンス部は前記命令記憶部から供給され
   る２つのアドレスを前記ステータス信号及び分岐命令に
   応じて択一的に選択することを特徴とする特許請求の範
   囲第４項記載のシーケンス制御装置。
6. （６）前記第１記憶部と前記第２記憶部とは同一レジス
   タに設けられたことを特徴とする特許請求の範囲第１項
   記載のシーケンス制御装置。