JPS6271319A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPS6271319A JPS6271319A JP21023485A JP21023485A JPS6271319A JP S6271319 A JPS6271319 A JP S6271319A JP 21023485 A JP21023485 A JP 21023485A JP 21023485 A JP21023485 A JP 21023485A JP S6271319 A JPS6271319 A JP S6271319A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- transistors
- adder
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高周波の発振に好適なエミッタマルチ型電圧制
御発振器に関する。
御発振器に関する。
（発明の背景〕
従来のエミッタマルチ型電圧制御発振器は、基本回路と
して特開昭５２−７７５６５号公報の従来例第１図に記
載されている。また応用回路として特開昭４９−８５９
４６号公報にも記載されている。これらに記載の電圧制
御発振器の発振周波数ｆはｆ＝ｉ／（４・Ｃ−Ｖ）で表
わせる。ここでＣは発振容量、■は出力振幅、ｉは発振
容量Ｃに流れる電流である。ここで非常に高い発振周波
数を得るためには発振容量Ｃを小さくする必要がある（
■およびｉは一定値とする）。ところが発振容量Ｃを小
さくした場合、各素子の寄生容量による影響が大きくな
り、電流ｉに対する発振周波数ｆの直線性が劣化する。
して特開昭５２−７７５６５号公報の従来例第１図に記
載されている。また応用回路として特開昭４９−８５９
４６号公報にも記載されている。これらに記載の電圧制
御発振器の発振周波数ｆはｆ＝ｉ／（４・Ｃ−Ｖ）で表
わせる。ここでＣは発振容量、■は出力振幅、ｉは発振
容量Ｃに流れる電流である。ここで非常に高い発振周波
数を得るためには発振容量Ｃを小さくする必要がある（
■およびｉは一定値とする）。ところが発振容量Ｃを小
さくした場合、各素子の寄生容量による影響が大きくな
り、電流ｉに対する発振周波数ｆの直線性が劣化する。
本発明の目的は、高い周波数においても電流ｉに対する
直線性の良い電圧制御発振器を提供することにある。
直線性の良い電圧制御発振器を提供することにある。
そのために、所望の発振周波数の１／２でエミッタマル
チ型発振器を発振させ、その出力信号と、それをさらに
９０°移相させた信号と、の２つを掛は算（２倍）する
ことにより所望の発振周波数を得るようにした。
チ型発振器を発振させ、その出力信号と、それをさらに
９０°移相させた信号と、の２つを掛は算（２倍）する
ことにより所望の発振周波数を得るようにした。
以下、本発明の実施例を図を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
同図において１はエミッタマルチ型発振器、２は加算器
、３は掛算器を示す。無安定マルチパイプレークを構成
するトランジスタ１０１，１０２のエミッタは容量１０
５を介して結合され、またそれぞれの上記エミッタはト
ランジスタ１０３，１０４のコレクタに接続される。ト
ランジスタ１０３．１０４のベースは共通に電圧源１１
５に接続され、共通エミッタは可変電流源１１３に接続
される。トランジスタ１０１のコレクタは負荷抵抗１０
６を介して電源Ｖ ｃｃに接続されるとともにトランジ
スタ１１００ベースへ接続される。トランジスタ１１０
のコレクタは電源■ｅｃに接続され、エミッタは定電流
源１１２に接続されるとともにトランジスタ１０２のベ
ースへ接続される。同様にトランジスタ１０２のコレク
タは負荷抵抗１０７を介して電源ｖｃｃに接続されると
ともにトラン・ジスタ１１１のベースへ接続される。ト
ランジスタ１１１のコレクタは電源ＶＣＣに接続され、
エミッタは定電流源１１４に接続されるとともにトラン
ジスタ１０１のベースへ接続される。そして、アノード
側を電源ｖｃｃに接続されたダイオード１０８．１０９
がそれぞれトランジスタ１０２，１０１のベースへ接続
される。トランジスタ１０１゜１０２のエミッタはそれ
ぞれ加算器２へ接続され、力「算器２の出力は掛算器３
の入力側子へ接続される。また、トランジスタ１１０，
１１１のエミッタはそれぞれ掛算器３の他方の入力側子
へ接続される。
、３は掛算器を示す。無安定マルチパイプレークを構成
するトランジスタ１０１，１０２のエミッタは容量１０
５を介して結合され、またそれぞれの上記エミッタはト
ランジスタ１０３，１０４のコレクタに接続される。ト
ランジスタ１０３．１０４のベースは共通に電圧源１１
５に接続され、共通エミッタは可変電流源１１３に接続
される。トランジスタ１０１のコレクタは負荷抵抗１０
６を介して電源Ｖ ｃｃに接続されるとともにトランジ
スタ１１００ベースへ接続される。トランジスタ１１０
のコレクタは電源■ｅｃに接続され、エミッタは定電流
源１１２に接続されるとともにトランジスタ１０２のベ
ースへ接続される。同様にトランジスタ１０２のコレク
タは負荷抵抗１０７を介して電源ｖｃｃに接続されると
ともにトラン・ジスタ１１１のベースへ接続される。ト
ランジスタ１１１のコレクタは電源ＶＣＣに接続され、
エミッタは定電流源１１４に接続されるとともにトラン
ジスタ１０１のベースへ接続される。そして、アノード
側を電源ｖｃｃに接続されたダイオード１０８．１０９
がそれぞれトランジスタ１０２，１０１のベースへ接続
される。トランジスタ１０１゜１０２のエミッタはそれ
ぞれ加算器２へ接続され、力「算器２の出力は掛算器３
の入力側子へ接続される。また、トランジスタ１１０，
１１１のエミッタはそれぞれ掛算器３の他方の入力側子
へ接続される。
以上、構成について述べて来たがつぎに動作について説
明する。エミッタマルチ型発振器の動作は周知であるた
めここでは簡単に述べる。
明する。エミッタマルチ型発振器の動作は周知であるた
めここでは簡単に述べる。
第２図に第１図の回路における各部の信号波形を示す。
第１図におけるトランジスタ１０１および１０２のエミ
ッタ（それぞれＡ点、Ｂ点とする）の電圧波形は第２図
の（ａ）、 （ｂ）となる。これら２つの信号を加算
器２により加算すると図中（ｃ）で示す波形となる。
ッタ（それぞれＡ点、Ｂ点とする）の電圧波形は第２図
の（ａ）、 （ｂ）となる。これら２つの信号を加算
器２により加算すると図中（ｃ）で示す波形となる。
但し、加算器２における加算操作は、単純なアナログ加
算ではなく、Ａ点波形とＢ点波形のレベル比較を行ない
、Ａ点波形のレベルがＢ点波形のそれを上まわっている
期間ではハイレベルを、下まわっている期間ではローレ
ベルを、Ｃ点波形として出力する如き演算操作を行なう
ものである。
算ではなく、Ａ点波形とＢ点波形のレベル比較を行ない
、Ａ点波形のレベルがＢ点波形のそれを上まわっている
期間ではハイレベルを、下まわっている期間ではローレ
ベルを、Ｃ点波形として出力する如き演算操作を行なう
ものである。
このときのトランジスタ１１０のエミッタ波形すなわち
トランジスタ１０！のコレクタ波形は図中（ｄ）で示す
波形である。また、トランジスタ１１１のエミッタ波形
すなわちトランジスタ１０２のコレクタ波形（なお、ト
ランジスタ１１０゜１１、１はそれぞれエミッタホロワ
として動作している）は上記波形（ｄ）と逆相の波形と
なる。これら、２つの信号と前記加算器２の出力信号と
の間には９０”の位相差がある。よって、これらエミッ
タマルチ型発振器１の出力信号と加算器２の出力信号を
掛算器３により掛算を行うとその出力端子４には波形（
ｅ）で示す様にエミッタマルチ発振器１の発振周波数の
２倍の周波数をもつ信号を得ることができる。
トランジスタ１０！のコレクタ波形は図中（ｄ）で示す
波形である。また、トランジスタ１１１のエミッタ波形
すなわちトランジスタ１０２のコレクタ波形（なお、ト
ランジスタ１１０゜１１、１はそれぞれエミッタホロワ
として動作している）は上記波形（ｄ）と逆相の波形と
なる。これら、２つの信号と前記加算器２の出力信号と
の間には９０”の位相差がある。よって、これらエミッ
タマルチ型発振器１の出力信号と加算器２の出力信号を
掛算器３により掛算を行うとその出力端子４には波形（
ｅ）で示す様にエミッタマルチ発振器１の発振周波数の
２倍の周波数をもつ信号を得ることができる。
次に第３図に加算器２と掛算器３の動作を行う具体的な
回路例を示す。第３図において差動対トランジスタ５．
６のベースはそれぞれトランジスタ１０２，１０１のエ
ミッタと接続され、共通エミッタは定電流源１３と接続
されている。トランジスタ５のコレクタは差動対トラン
ジスタ７．８の共通エミッタと接続されている。同様に
トランジスタ６のコレクタは差動対トランジスタ９，１
０の共通エミッタと接続されている。また、トランジス
タ７．１０のベースはトランジスタ１１１のエミッタ・
ベースを介してトランジスタ１０２のコレクタと、トラ
ンジスタ８．９のベースはトランジスタ１１０のエミッ
タ・ベースを介してトランジスタ１０１のコレクタと接
続されている。
回路例を示す。第３図において差動対トランジスタ５．
６のベースはそれぞれトランジスタ１０２，１０１のエ
ミッタと接続され、共通エミッタは定電流源１３と接続
されている。トランジスタ５のコレクタは差動対トラン
ジスタ７．８の共通エミッタと接続されている。同様に
トランジスタ６のコレクタは差動対トランジスタ９，１
０の共通エミッタと接続されている。また、トランジス
タ７．１０のベースはトランジスタ１１１のエミッタ・
ベースを介してトランジスタ１０２のコレクタと、トラ
ンジスタ８．９のベースはトランジスタ１１０のエミッ
タ・ベースを介してトランジスタ１０１のコレクタと接
続されている。
そして、トランジスタ７．９のコレクタは負荷抵抗１１
を介して電源Ｖ ｃｃに接続され、トランジスタ８．１
０のコレクタは負荷抵抗１２を介して電源ｖｃｃに接続
されている。これら、トランジスタのコレクタ接続点を
それぞれ出力端子１４．１５としている。次に動作につ
いて説明する。ここでエミッタマルチ型発振器ｌの回路
は第１図と同一なため動作説明を省略する。差動対トラ
ンジスタ６．５のベースには、それぞれトランジスタ１
０１．１０２のエミッタ波形（第２図（ａ）、 （ｂ
）の波形・）が入力する。そこで、トランジスタ６のコ
レクタは第２図中（ａ）、 （ｂ）の差分の電流すな
わち図中（ｃ）の電流が流れる。このとき、上段の差動
スイッチを構成するトランジスタ９のベースには第２図
中（ｄ）の電圧が入力する。そのためトランジスタ６．
９のベースが“ハイレベル”の期間、電流が図示する様
に流れる。逆に“ローレベル”の場合はトランジスタ７
．５の径路で電流が流れるため、出力端子１５の出力波
形は第２図中（ｅ）で示す波形となる。他方の出力端子
１４には図中（ｅ）と逆相の出力波形が現われる。
を介して電源Ｖ ｃｃに接続され、トランジスタ８．１
０のコレクタは負荷抵抗１２を介して電源ｖｃｃに接続
されている。これら、トランジスタのコレクタ接続点を
それぞれ出力端子１４．１５としている。次に動作につ
いて説明する。ここでエミッタマルチ型発振器ｌの回路
は第１図と同一なため動作説明を省略する。差動対トラ
ンジスタ６．５のベースには、それぞれトランジスタ１
０１．１０２のエミッタ波形（第２図（ａ）、 （ｂ
）の波形・）が入力する。そこで、トランジスタ６のコ
レクタは第２図中（ａ）、 （ｂ）の差分の電流すな
わち図中（ｃ）の電流が流れる。このとき、上段の差動
スイッチを構成するトランジスタ９のベースには第２図
中（ｄ）の電圧が入力する。そのためトランジスタ６．
９のベースが“ハイレベル”の期間、電流が図示する様
に流れる。逆に“ローレベル”の場合はトランジスタ７
．５の径路で電流が流れるため、出力端子１５の出力波
形は第２図中（ｅ）で示す波形となる。他方の出力端子
１４には図中（ｅ）と逆相の出力波形が現われる。
以上、述べて来たように本発明によれば、エミッタマル
チ型発振器の発振周波数は所望の発振周波数の１／２で
発振させればよい。そのため高い闇波数苓発振させる場
合に問題となる発振容量が小さくなり、寄生容量による
発振周波数の非直線性が改善できる。また、トランジス
タに要求される各種の性能も緩和することができる。
チ型発振器の発振周波数は所望の発振周波数の１／２で
発振させればよい。そのため高い闇波数苓発振させる場
合に問題となる発振容量が小さくなり、寄生容量による
発振周波数の非直線性が改善できる。また、トランジス
タに要求される各種の性能も緩和することができる。
第１図は本発明の基本的な実施例を示す回路図、第２図
は第１図における各部の信号波形を示す波形図、第３図
は本発明の具体的な実施例を示す回路図、である。 符号の説明 １・・・エミッタマルチ型発振器、２・・・加算器、３
・・・掛算器 代理人 弁理士 並 木 昭 夫 ｇｔ 図 エミッｙフルテ型ｇ１１券 第 ２１１！＋ （１！ン出ｏ＝Ｈ形
は第１図における各部の信号波形を示す波形図、第３図
は本発明の具体的な実施例を示す回路図、である。 符号の説明 １・・・エミッタマルチ型発振器、２・・・加算器、３
・・・掛算器 代理人 弁理士 並 木 昭 夫 ｇｔ 図 エミッｙフルテ型ｇ１１券 第 ２１１！＋ （１！ン出ｏ＝Ｈ形
Claims (1)
- 【特許請求の範囲】 １）第１のトランジスタと第２のトランジスタの各エミ
ッタをコンデンサを介して結合することにより構成され
る無安定マルチバイブレータを含むエミッタマルチ型発
振器と、加算器と、掛算器と、から成り、 前記第１のトランジスタのエミッタを前記加算器の一方
の入力端子に、また第２のトランジスタのエミッタを他
方の入力端子に、それぞれ接続し、該加算器における加
算結果を前記掛算器の一方の入力端子に入力すると共に
、前記無安定マルチバイブレータを構成する第１および
第２の各トランジスタのコレクタに現れる出力を前記掛
算器の他方の入力端子に取り込んで掛算を行わせ、その
結果、得られる該掛算器からの出力を発振出力としたこ
とを特徴とする電圧制御発振器。 ２）特許請求の範囲第１項記載の電圧制御発振器におい
て、 前記加算器は、第１の差動対を構成する第３、第４のト
ランジスタの各エミッタを相互接続して定電流源へ接続
したものから成り、該第３、第４の各トランジスタのベ
ース側を入力端子として、前記無安定マルチバイブレー
タを構成する第１および第２の各トランジスタのエミッ
タに接続されており、 前記掛算器は、第２の差動対を構成する第５、第６のト
ランジスタと、第３の差動対を構成する第７、第８のト
ランジスタから成り、該第５のトランジスタと第６のト
ランジスタの各エミッタを相互接続した第１のエミッタ
接続点と、前記第７のトランジスタと第８のトランジス
タの各エミッタを相互接続した第２のエミッタ接続点と
、を一方の入力側として、前記加算器における第３、第
４の各トランジスタのコレクタに接続し、 前記第５のトランジスタと第８のトランジスタの各ベー
スを相互接続した第１のベース接続点と、前記第６のト
ランジスタと第７のトランジスタの各ベースを相互接続
した第２のベース接続点と、を他方の入力側として、前
記無安定マルチバイブレータを構成する第１および第２
の各トランジスタのコレクタ側に現れる信号を取り込む
ように接続したことを特徴とする電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21023485A JPS6271319A (ja) | 1985-09-25 | 1985-09-25 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21023485A JPS6271319A (ja) | 1985-09-25 | 1985-09-25 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271319A true JPS6271319A (ja) | 1987-04-02 |
Family
ID=16586005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21023485A Pending JPS6271319A (ja) | 1985-09-25 | 1985-09-25 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061906A (en) * | 1989-07-28 | 1991-10-29 | Fujitsu Limited | Voltage controlled oscillator using control transistors in a loop formed of inverters |
-
1985
- 1985-09-25 JP JP21023485A patent/JPS6271319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061906A (en) * | 1989-07-28 | 1991-10-29 | Fujitsu Limited | Voltage controlled oscillator using control transistors in a loop formed of inverters |
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