JPS626661B2 - - Google Patents
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- JPS626661B2 JPS626661B2 JP53000553A JP55378A JPS626661B2 JP S626661 B2 JPS626661 B2 JP S626661B2 JP 53000553 A JP53000553 A JP 53000553A JP 55378 A JP55378 A JP 55378A JP S626661 B2 JPS626661 B2 JP S626661B2
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- JP
- Japan
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- electrode pad
- misfet
- protective
- electrode
- drain
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はMIS型（絶縁ゲート型）半導体装置に
関するものである。
関するものである。
MIS型半導体装置においては、MISFETの微細
加工化に伴なつてゲート絶縁膜厚をより薄くする
傾向がある。そのため、外部接触によるわずかの
電流によりゲート絶縁膜が極めて静電破壊しやす
くなり、装置全体を使用不能とすることになりそ
れについての対策が必要となる。
加工化に伴なつてゲート絶縁膜厚をより薄くする
傾向がある。そのため、外部接触によるわずかの
電流によりゲート絶縁膜が極めて静電破壊しやす
くなり、装置全体を使用不能とすることになりそ
れについての対策が必要となる。
従来においてはその対策の一つとして、第１図
ａに示すように、保護用MISFETMGを設け、入
力ピンに異常に高い電圧が加わつた場合にその保
護用MISFETMGがオンするようにし、それによ
つて被保護MISFETMDのゲートの電位の異常上
昇を阻止するという手段が講じられていた。この
保護用MISFETMGについて具体的に説明する
と、このＭGは第１図ｂに示すように電極（アル
ミニウム）パツド１の一部２を延設した部分に設
けられ、この延設部（アルミニウム）そのものが
ＭGのゲートを成すようにされている。この延設
部３と、ＭGのドレイン領域４とはコンタクト部
５を介して接続され、そのドレイン領域４が被保
護MISFETMDの近辺まで延設され、その端部が
ＭDのゲート電極に接続されている。同図ｃはＭG
の断面図である。このＭGはゲート絶縁膜として
多層配線の層間絶縁用のPSG膜８及びシリコン酸
化膜１０が用いられている。その結果しきい値電
圧は30ボルト程度の保護用MISFETにふさわし
い値になる。また、この素子の製造のために特別
のプロセスを要することなく、通常のシリコンゲ
ートMISICの製造プロセスにより製造することが
できる。
ａに示すように、保護用MISFETMGを設け、入
力ピンに異常に高い電圧が加わつた場合にその保
護用MISFETMGがオンするようにし、それによ
つて被保護MISFETMDのゲートの電位の異常上
昇を阻止するという手段が講じられていた。この
保護用MISFETMGについて具体的に説明する
と、このＭGは第１図ｂに示すように電極（アル
ミニウム）パツド１の一部２を延設した部分に設
けられ、この延設部（アルミニウム）そのものが
ＭGのゲートを成すようにされている。この延設
部３と、ＭGのドレイン領域４とはコンタクト部
５を介して接続され、そのドレイン領域４が被保
護MISFETMDの近辺まで延設され、その端部が
ＭDのゲート電極に接続されている。同図ｃはＭG
の断面図である。このＭGはゲート絶縁膜として
多層配線の層間絶縁用のPSG膜８及びシリコン酸
化膜１０が用いられている。その結果しきい値電
圧は30ボルト程度の保護用MISFETにふさわし
い値になる。また、この素子の製造のために特別
のプロセスを要することなく、通常のシリコンゲ
ートMISICの製造プロセスにより製造することが
できる。
ところで、MIS型半導体装置の微細加工化に伴
つて、ソース、ドレインを成す不純物拡散層のサ
イズが小さくなり、深さが浅くなり、さらにはソ
ース・ドレイン間の間隔（チヤンネル長）が狭く
なることから、この保護回路を集中定数回路とし
て把握できなくなり、入力ピン１に異常に高い電
圧の雑音が入つた場合に、その入力ライン全体が
同時にレベルがアツプするのではなく、まず入力
ピンに近い部分においてのみレベルアツプし、他
の部分はレベルアツプせず、その後、徐々にレベ
ルアツプする部分が入力ピン１から遠い部分に拡
がつてゆくという現象がおきる。すなわち、この
保護回路はその実質が同図ｄに示すように分布定
数回路となり、雑音発生の瞬間においては入力ピ
ン１に近い部分でのみソース・ドレイン間に電位
差が生じ、かつ該部に雑音により発生した電界が
集中するという現象が生じた。したがつて、この
ような保護回路を設けても入力パツドに近い部分
ａにおいてドレイン接合破壊が生じるということ
が少なくなかつた。
つて、ソース、ドレインを成す不純物拡散層のサ
イズが小さくなり、深さが浅くなり、さらにはソ
ース・ドレイン間の間隔（チヤンネル長）が狭く
なることから、この保護回路を集中定数回路とし
て把握できなくなり、入力ピン１に異常に高い電
圧の雑音が入つた場合に、その入力ライン全体が
同時にレベルがアツプするのではなく、まず入力
ピンに近い部分においてのみレベルアツプし、他
の部分はレベルアツプせず、その後、徐々にレベ
ルアツプする部分が入力ピン１から遠い部分に拡
がつてゆくという現象がおきる。すなわち、この
保護回路はその実質が同図ｄに示すように分布定
数回路となり、雑音発生の瞬間においては入力ピ
ン１に近い部分でのみソース・ドレイン間に電位
差が生じ、かつ該部に雑音により発生した電界が
集中するという現象が生じた。したがつて、この
ような保護回路を設けても入力パツドに近い部分
ａにおいてドレイン接合破壊が生じるということ
が少なくなかつた。
本発明はこのような問題を解決すべくなされた
もので、その一つの実施態様は、入力信号が印加
される電極パツドに接続されたゲート電極をもつ
保護用MISFETを有し、この保護用MISFETの
ドレイン領域の上記電極パツドに近い側の端部と
上記ゲート電極とがコンタクト部を介して接続さ
れ、上記ドレイン領域における上記電極パツドか
ら遠い側の端部と被保護MISFETのゲート電極
とが接続されてなるMIS型半導体装置において、
上記ドレイン層を、そのチヤンネル側側面とそれ
と反対側側面との間の間隔が上記電極パツドに近
い側において大きく、その上記電極パツドに近い
側から離れるにしたがつて上記間隔が小さくなる
部分を有するように形成してあることを特徴とす
るものである。
もので、その一つの実施態様は、入力信号が印加
される電極パツドに接続されたゲート電極をもつ
保護用MISFETを有し、この保護用MISFETの
ドレイン領域の上記電極パツドに近い側の端部と
上記ゲート電極とがコンタクト部を介して接続さ
れ、上記ドレイン領域における上記電極パツドか
ら遠い側の端部と被保護MISFETのゲート電極
とが接続されてなるMIS型半導体装置において、
上記ドレイン層を、そのチヤンネル側側面とそれ
と反対側側面との間の間隔が上記電極パツドに近
い側において大きく、その上記電極パツドに近い
側から離れるにしたがつて上記間隔が小さくなる
部分を有するように形成してあることを特徴とす
るものである。
本発明の他の実施態様は、入力信号が印加され
る電極パツドに接続されたゲート電極をもつ保護
用MISFETを有し、この保護用MISFETのドレ
イン領域の上記電極パツドに近い側の端部と上記
ゲート電極とがコンタクト部を介して接続され、
上記ドレイン領域における上記電極パツドから遠
い側の端部と被保護MISFETのゲート電極とが
接続されてなるMIS型半導体装置において、チヤ
ンネル長（ドレイン・ソース間の長さ）が上記電
極パツドに近い側において長く、その上記電極パ
ツドに近い側から離れるにしたがつて短かくなる
部分を有することを特徴とするものである。
る電極パツドに接続されたゲート電極をもつ保護
用MISFETを有し、この保護用MISFETのドレ
イン領域の上記電極パツドに近い側の端部と上記
ゲート電極とがコンタクト部を介して接続され、
上記ドレイン領域における上記電極パツドから遠
い側の端部と被保護MISFETのゲート電極とが
接続されてなるMIS型半導体装置において、チヤ
ンネル長（ドレイン・ソース間の長さ）が上記電
極パツドに近い側において長く、その上記電極パ
ツドに近い側から離れるにしたがつて短かくなる
部分を有することを特徴とするものである。
本発明の他の実施態様は、入力信号が印加され
る電極パツドと接続されたゲート電極をもつ保護
用MISFETを有し、この保護用MISFETのドレ
イン領域の電極パツドに近い側の端部とゲート電
極とがコンタクト部を介して接続され、ドレイン
領域における電極パツドから遠い側の端部と被保
護MISFETのゲート電極とが接続されてなるMIS
半導体装置において、ドレイン領域とオーバーラ
ツプする部分のゲート電極の幅を電極パツドに近
い側から離れるにつれて大きくすることを特徴と
するものである。
る電極パツドと接続されたゲート電極をもつ保護
用MISFETを有し、この保護用MISFETのドレ
イン領域の電極パツドに近い側の端部とゲート電
極とがコンタクト部を介して接続され、ドレイン
領域における電極パツドから遠い側の端部と被保
護MISFETのゲート電極とが接続されてなるMIS
半導体装置において、ドレイン領域とオーバーラ
ツプする部分のゲート電極の幅を電極パツドに近
い側から離れるにつれて大きくすることを特徴と
するものである。
以下本発明を実施例により説明する。
第２図は本発明の一実施例を示すレイアウト図
である。
である。
このMIS型半導体装置は、保護用MISFETMG
におけるドレイン層４のチヤンネル側側面と、そ
れと反対側側面との間の間隔（以後ドレイン層の
幅と称す）ｄが、電極パツド１の一部２と近い側
において広く、それから離れるにしたがつて狭く
なるようにされている。
におけるドレイン層４のチヤンネル側側面と、そ
れと反対側側面との間の間隔（以後ドレイン層の
幅と称す）ｄが、電極パツド１の一部２と近い側
において広く、それから離れるにしたがつて狭く
なるようにされている。
すなわち、保護用MISFETのドレイン層の幅
ｄを均一にするのではなく、電極の一部側におけ
る幅ｄaを従来のドレイン層の幅よりも広くし、
その反対側になるにしたがつてその幅ｄが狭くな
るようにする。すなわち、中間部ｂにおけるドレ
イン層４の幅ｄbをｄaより狭くし、さらに電極の
一部側の反対側ｃにおけるドレイン層４の幅ｄc
をｄbより狭くしてなる。
ｄを均一にするのではなく、電極の一部側におけ
る幅ｄaを従来のドレイン層の幅よりも広くし、
その反対側になるにしたがつてその幅ｄが狭くな
るようにする。すなわち、中間部ｂにおけるドレ
イン層４の幅ｄbをｄaより狭くし、さらに電極の
一部側の反対側ｃにおけるドレイン層４の幅ｄc
をｄbより狭くしてなる。
このようにすれば、異常に高い電圧の雑音が入
力パツド１と半導体基板との間に加わつた場合に
最も電界集中の加わりやすい部分であるドレイン
層４の電極パツドの一部側ａの幅ｄaが広いこと
に基づきその部分の抵抗が小さくなる。したがつ
て、保護用MISFETMGの入力側に存在する分布
定数回路の入力に近い側における分布抵抗r′が小
さいことになり、雑音電圧の進行が速くなり、局
部に電界が集中することが阻止される。その結
果、電極の一部側で接合が破壊するのを防止する
ことができるのである。そして、この
MISFETMGのドレイン層４の幅を、電極の一部
側からその反対側にゆくにしたがつて狭くなるよ
うにすることにより、ドレインの接合容量がいた
ずらに大きくなることも防止されるので、分布定
数回路の分布容量c′も小さくなり、雑音電圧の進
行が遅くなることが防止され、電界集中をより有
効に防止することができることになる。なお、こ
のようなドレインでは、電極の一部側から離れる
につれ、抵抗が大きくなるが、電極の一部側の抵
抗が小さければ本発明による効果を完全に得るこ
とができ、電極の一部側と反対側における抵抗が
多少大きくてもこのことは問題にならず、かえつ
て、抵抗値の大きさが電極の一部から離れるにつ
れ大きくなるようにすることは電界をチヤンネル
全体にわたつてより均一に加わるようにすること
になり好しい。
力パツド１と半導体基板との間に加わつた場合に
最も電界集中の加わりやすい部分であるドレイン
層４の電極パツドの一部側ａの幅ｄaが広いこと
に基づきその部分の抵抗が小さくなる。したがつ
て、保護用MISFETMGの入力側に存在する分布
定数回路の入力に近い側における分布抵抗r′が小
さいことになり、雑音電圧の進行が速くなり、局
部に電界が集中することが阻止される。その結
果、電極の一部側で接合が破壊するのを防止する
ことができるのである。そして、この
MISFETMGのドレイン層４の幅を、電極の一部
側からその反対側にゆくにしたがつて狭くなるよ
うにすることにより、ドレインの接合容量がいた
ずらに大きくなることも防止されるので、分布定
数回路の分布容量c′も小さくなり、雑音電圧の進
行が遅くなることが防止され、電界集中をより有
効に防止することができることになる。なお、こ
のようなドレインでは、電極の一部側から離れる
につれ、抵抗が大きくなるが、電極の一部側の抵
抗が小さければ本発明による効果を完全に得るこ
とができ、電極の一部側と反対側における抵抗が
多少大きくてもこのことは問題にならず、かえつ
て、抵抗値の大きさが電極の一部から離れるにつ
れ大きくなるようにすることは電界をチヤンネル
全体にわたつてより均一に加わるようにすること
になり好しい。
第３図は本発明の他の実施例を示すものであ
る。
る。
このMIS型半導体装置は、保護用MISFETMG
のソース・ドレイン間の間隔（チヤンネル長Ｌ）
が、電極パツドの一部側ａにおいて広く、その反
対側になるにしたがつて狭くなるようにされ、ド
レイン層４の幅ｄについては均一にされている。
のソース・ドレイン間の間隔（チヤンネル長Ｌ）
が、電極パツドの一部側ａにおいて広く、その反
対側になるにしたがつて狭くなるようにされ、ド
レイン層４の幅ｄについては均一にされている。
すなわち、保護用MISFETのチヤンネル長Ｌ
を均一にするのではなく、電極パツドの一部側ａ
においては従来のチヤンネル長よりも長く、その
反対側になるにしたがつてチヤンネル長が短かく
なるようにする。このようにすることにより、電
極パツド１と半導体基板との間に異常に高い電圧
の雑音が加わり、電極の一部側ａにおけるソー
ス・ドレイン間の電界が高くなつたとしても、そ
の部分はチヤンネル長が長くしてあるので、その
各部分における電位傾度はあまり高くならない。
そして、電界が低く加わる部分ほどチヤンネル長
Ｌが短かくなるようにすることにより、電位傾度
がどの部分においても概ね均一になるようにされ
る。したがつて保護用MISFETMGがターンオン
状態になるとき電流が局部に集中することが阻止
され、保護用MISFETMGの破壊を防止すること
ができる。また、ドレイン層の幅ｄは従来と同じ
ように最小限の幅でかつ均一にするので、接合面
積を増加させることすなわち、分布定数回路にお
ける分布容量を増大させることが制約することが
でき、それによつて雑音電圧の進行速度の低下が
防止できる。そして、これも電界集中を防止する
ことの一要因となる。
を均一にするのではなく、電極パツドの一部側ａ
においては従来のチヤンネル長よりも長く、その
反対側になるにしたがつてチヤンネル長が短かく
なるようにする。このようにすることにより、電
極パツド１と半導体基板との間に異常に高い電圧
の雑音が加わり、電極の一部側ａにおけるソー
ス・ドレイン間の電界が高くなつたとしても、そ
の部分はチヤンネル長が長くしてあるので、その
各部分における電位傾度はあまり高くならない。
そして、電界が低く加わる部分ほどチヤンネル長
Ｌが短かくなるようにすることにより、電位傾度
がどの部分においても概ね均一になるようにされ
る。したがつて保護用MISFETMGがターンオン
状態になるとき電流が局部に集中することが阻止
され、保護用MISFETMGの破壊を防止すること
ができる。また、ドレイン層の幅ｄは従来と同じ
ように最小限の幅でかつ均一にするので、接合面
積を増加させることすなわち、分布定数回路にお
ける分布容量を増大させることが制約することが
でき、それによつて雑音電圧の進行速度の低下が
防止できる。そして、これも電界集中を防止する
ことの一要因となる。
第４図は本発明のさらに他の実施例を示すもの
である。
である。
この実施例は、チヤンネル長が均一ではなく、
電極の一部側ａにおけるチヤンネル長Ｌaが中間
部ｂにおけるチヤンネル長Ｌbよりも長く形成さ
れている点で第３図に示す実施例と差異はない
が、中間部ｂにおけるチヤンネル長Ｌbと、電極
の一部の反対側ｃにおけるチヤンネル長Ｌcとが
同じ長さになつている点で第３図に示す実施例と
相違する。
電極の一部側ａにおけるチヤンネル長Ｌaが中間
部ｂにおけるチヤンネル長Ｌbよりも長く形成さ
れている点で第３図に示す実施例と差異はない
が、中間部ｂにおけるチヤンネル長Ｌbと、電極
の一部の反対側ｃにおけるチヤンネル長Ｌcとが
同じ長さになつている点で第３図に示す実施例と
相違する。
チヤンネル長Ｌを特に長くする必要のある箇所
は電極に近い部分であるので、必ずしもチヤンネ
ルの幅方向全体ａ〜ｂ〜ｃにわたつてチヤンネル
長が漸次短かくなるような形状にする必要はな
く、この実施例のように電極に近い一部分のみに
おいてチヤンネル長が漸次短かくなるようにし、
その他の部分におけるチヤンネル長が均一になる
ようにしても本発明特有の効果を得ることができ
る。
は電極に近い部分であるので、必ずしもチヤンネ
ルの幅方向全体ａ〜ｂ〜ｃにわたつてチヤンネル
長が漸次短かくなるような形状にする必要はな
く、この実施例のように電極に近い一部分のみに
おいてチヤンネル長が漸次短かくなるようにし、
その他の部分におけるチヤンネル長が均一になる
ようにしても本発明特有の効果を得ることができ
る。
第５図、第６図に示す実施例は、ソース６のチ
ヤンネル側側面に傾斜を設けることによりチヤン
ネル長が電極側からその反対側に進むにつれて短
かくなる部分を有するようにしたものであり、こ
のような態様によつても第３図、第４図に示す実
施例と同様に電位傾度が異常に高くなる部分が電
極に近い側において生じるのを防止することがで
き、電流の局部集中に基づく破壊を防止すること
ができるのである。
ヤンネル側側面に傾斜を設けることによりチヤン
ネル長が電極側からその反対側に進むにつれて短
かくなる部分を有するようにしたものであり、こ
のような態様によつても第３図、第４図に示す実
施例と同様に電位傾度が異常に高くなる部分が電
極に近い側において生じるのを防止することがで
き、電流の局部集中に基づく破壊を防止すること
ができるのである。
本発明はゲート保護回路を有するMIS型半導体
装置一般に適用することができる。
装置一般に適用することができる。
第１図ａ〜ｄは従来例に関するもので、ａは保
護回路を示す回路図、ｂは保護用MISFET部分
におけるレイアウト図、ｃは保護MISFETの構
造を示す断面図、ｄは保護回路の入力側を示す分
布定数回路図である。第２図乃至第６図は本発明
の各実施例を示すレイアウト図である。 １…電極パツド、２…電極パツドの一部（延設
口）、３…アルミニウムゲート電極、４…ドレイ
ン、５…コンタクト部、６…ソース、７…SiO2
膜、８…PSG膜、９…ｐ型半導体基板、１０…
SiO2膜。
護回路を示す回路図、ｂは保護用MISFET部分
におけるレイアウト図、ｃは保護MISFETの構
造を示す断面図、ｄは保護回路の入力側を示す分
布定数回路図である。第２図乃至第６図は本発明
の各実施例を示すレイアウト図である。 １…電極パツド、２…電極パツドの一部（延設
口）、３…アルミニウムゲート電極、４…ドレイ
ン、５…コンタクト部、６…ソース、７…SiO2
膜、８…PSG膜、９…ｐ型半導体基板、１０…
SiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成され入力信号が印加され
る電極パツドと、上記電極パツドを介して上記入
力信号が供給される被保護用MISFETと、その
ドレイン領域がコンタクト部を介して上記電極パ
ツドに結合され上記電極パツドに加わる異常電圧
から上記被保護用MISFETを保護するように上
記異常電圧に対してオンする保護用MISFETと
を備えてなり、上記保護用MISFETは、そのド
レイン領域の幅が上記電極パツドに近い側におい
て広くされ、上記電極パツドから離れた側におい
て狭くされてなることを特徴とするMIS型半導体
装置。 ２ 半導体基板上に形成され入力信号が印加され
る電極パツドと、上記電極パツドを介して上記入
力信号が供給される被保護用MISFETと、その
ドレイン領域がコンタクト部を介して上記電極パ
ツドに結合され上記電極パツドに加わる異常電圧
から上記保護用MISFETを保護するように上記
異常電圧に対してオンする保護用MISFETとを
備えてなり、上記保護用MISFETは、そのチヤ
ンネル領域の幅が上記電極パツドに近い側におい
て長くされ上記電極パツドから遠い側において短
くされていることを特徴とするMIS型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55378A JPS5494284A (en) | 1978-01-09 | 1978-01-09 | Mis semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55378A JPS5494284A (en) | 1978-01-09 | 1978-01-09 | Mis semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5494284A JPS5494284A (en) | 1979-07-25 |
| JPS626661B2 true JPS626661B2 (ja) | 1987-02-12 |
Family
ID=11476906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55378A Granted JPS5494284A (en) | 1978-01-09 | 1978-01-09 | Mis semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5494284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0495260U (ja) * | 1990-12-27 | 1992-08-18 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61115344A (ja) * | 1984-11-09 | 1986-06-02 | Mitsubishi Electric Corp | 入力保護回路 |
| JPS61292352A (ja) * | 1985-06-20 | 1986-12-23 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS61292351A (ja) * | 1985-06-20 | 1986-12-23 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6276676A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Ｍｏｓ型半導体集積回路装置 |
| JP4676116B2 (ja) * | 2000-11-01 | 2011-04-27 | セイコーインスツル株式会社 | 半導体装置 |
-
1978
- 1978-01-09 JP JP55378A patent/JPS5494284A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0495260U (ja) * | 1990-12-27 | 1992-08-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5494284A (en) | 1979-07-25 |
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