JPS6261386A - 半導体レ−ザ素子 - Google Patents
半導体レ−ザ素子Info
- Publication number
- JPS6261386A JPS6261386A JP20246385A JP20246385A JPS6261386A JP S6261386 A JPS6261386 A JP S6261386A JP 20246385 A JP20246385 A JP 20246385A JP 20246385 A JP20246385 A JP 20246385A JP S6261386 A JPS6261386 A JP S6261386A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は半導体レーザに関し、特に埋込みへテロ構造を
有する半導体レーザ素子に関するものである。
有する半導体レーザ素子に関するものである。
〈従来技術〉
レーザ発振用活性層を活性層より屈折率が小さくエネル
ギーギャップの大きい半導体層で囲んだ埋込み型の半導
体レーザ素子は、発振閾電流値が低く安定な横モードで
発振し、高速変調が可能である等の利点を有しており、
光通信システムや光ファイバーを用いた計測システム用
の光源として利用され、産業上非常に重要な素子となっ
ている。
ギーギャップの大きい半導体層で囲んだ埋込み型の半導
体レーザ素子は、発振閾電流値が低く安定な横モードで
発振し、高速変調が可能である等の利点を有しており、
光通信システムや光ファイバーを用いた計測システム用
の光源として利用され、産業上非常に重要な素子となっ
ている。
しかし、この埋込み型レーザ素子では、注入電流量を増
加していくと活性層を通らない無効電流が急激に増大し
、これが出力の最大値全制限する結果となっている。ま
た、この無効電流は温度の上昇とともに増加することも
知られており、特に産業上重要な１ ｎＧａＡｓＰ ／
ｌ ｎＰ系の埋込み型半導体し−ザでは実用上の障害
となっている。
加していくと活性層を通らない無効電流が急激に増大し
、これが出力の最大値全制限する結果となっている。ま
た、この無効電流は温度の上昇とともに増加することも
知られており、特に産業上重要な１ ｎＧａＡｓＰ ／
ｌ ｎＰ系の埋込み型半導体し−ザでは実用上の障害
となっている。
上記無効電流の原因は次の様に考えられる。即ち埋込み
型半導体レーザは、主として第２図または第３図に示す
様な構造に作製される。第２図は例えばｎ型ＩｎＰ基板
１上にｎ型ＩｎＰバッファ層２、ノンドープＩｎＧａＡ
ｓＰ活性層３、ｐ型ＩｎＰクラッド層４を順次エピタキ
シャル成長した後、通常の化学エツチング法を用いてエ
ピタキシャル成長層全メサ型にエツチング成型し、この
両側にｐ型ＩｎＰ埋込層５、ｎ型ＩｎＰ埋込層６金成長
させたものである。第３図は例えばｎ型ＩｎＰ基板１上
にｐ型ＩｎＰ埋込層５、ｎ型ＩｎＰ埋込層６を順次エピ
タキシャル成長させた後、通常の化学エツチング法を用
いて溝を彫り、その後ｎ型１ｆｉＰバッファ層２．１ｎ
ＧａＡｓＰ活性層３、ｐ型ＩｎＰクラッド層４を順次溝
内にエビタギシャル成長させたものである。いずれの方
式で作製された素子においてもレーザ発振は活性層３を
通る注入電流７に依存しており、活性層３の両側の埋込
層５，６によって作られるｐ−ｎ接合は逆バイアスされ
ているため、注入電流７が小さい時はこの部分には殆ん
ど電流は流りない。しかし、注入電流量を大きくしてい
くと活性層３の両側の埋込層５，６にも相当量の電流が
流れるようになる。この原因はクラッド層４から埋込層
５へ流れるゲート電流７ｂによって、クラッド層４、埋
込層５及びバッファ層２ （又は基板１）で形成される
サイリスタが導通するためである（樋ロ他：レーザ研究
第１３巻、第１５６頁、１９８５年）。注入電流７ｂを
小さくするため（／ｉ：は活性層３を下方の埋込層５と
上方の埋込層６の頂層接合面の箇所ンζ層設すればよい
が、現在の液相エピタキシャル技術と化学エツチング技
術では、このような精巧な層厚制御は不可能であり、上
述の原因で生じる無効電流を防ぐことはできない。
型半導体レーザは、主として第２図または第３図に示す
様な構造に作製される。第２図は例えばｎ型ＩｎＰ基板
１上にｎ型ＩｎＰバッファ層２、ノンドープＩｎＧａＡ
ｓＰ活性層３、ｐ型ＩｎＰクラッド層４を順次エピタキ
シャル成長した後、通常の化学エツチング法を用いてエ
ピタキシャル成長層全メサ型にエツチング成型し、この
両側にｐ型ＩｎＰ埋込層５、ｎ型ＩｎＰ埋込層６金成長
させたものである。第３図は例えばｎ型ＩｎＰ基板１上
にｐ型ＩｎＰ埋込層５、ｎ型ＩｎＰ埋込層６を順次エピ
タキシャル成長させた後、通常の化学エツチング法を用
いて溝を彫り、その後ｎ型１ｆｉＰバッファ層２．１ｎ
ＧａＡｓＰ活性層３、ｐ型ＩｎＰクラッド層４を順次溝
内にエビタギシャル成長させたものである。いずれの方
式で作製された素子においてもレーザ発振は活性層３を
通る注入電流７に依存しており、活性層３の両側の埋込
層５，６によって作られるｐ−ｎ接合は逆バイアスされ
ているため、注入電流７が小さい時はこの部分には殆ん
ど電流は流りない。しかし、注入電流量を大きくしてい
くと活性層３の両側の埋込層５，６にも相当量の電流が
流れるようになる。この原因はクラッド層４から埋込層
５へ流れるゲート電流７ｂによって、クラッド層４、埋
込層５及びバッファ層２ （又は基板１）で形成される
サイリスタが導通するためである（樋ロ他：レーザ研究
第１３巻、第１５６頁、１９８５年）。注入電流７ｂを
小さくするため（／ｉ：は活性層３を下方の埋込層５と
上方の埋込層６の頂層接合面の箇所ンζ層設すればよい
が、現在の液相エピタキシャル技術と化学エツチング技
術では、このような精巧な層厚制御は不可能であり、上
述の原因で生じる無効電流を防ぐことはできない。
〈発明の目的〉
本発明は上述の問題点に鑑み、埋込層に流Ｊ１込む電流
を極力抑制して無効電流が注入電流量によって大幅には
変化しないような構造の埋込型半導体レーザ素子を提供
すること全目的とする。
を極力抑制して無効電流が注入電流量によって大幅には
変化しないような構造の埋込型半導体レーザ素子を提供
すること全目的とする。
〈発明の概要〉
本発明は、上記目的を達成するため、導電型がｎ型また
はｎ型に選定された第１導電型の化合物半導体基板上に
、第１導電型と逆導電型の第１埋込層を成長させたのち
、第１導電型の基板に達する深さのストライプ状の溝を
形成し、この溝内の面からのみ、第１導電型の不純物を
拡散し、その後、第１導電型と同４電型のバッファーＲ
１バッフ１一層よりエネルギーギャップが小さく屈折率
の高い活性層および第１導電型と逆導電型のクラッド層
を順次エピタキシャル成長させてレーザ発振用多層結晶
構造を形成したことを特徴とする。
はｎ型に選定された第１導電型の化合物半導体基板上に
、第１導電型と逆導電型の第１埋込層を成長させたのち
、第１導電型の基板に達する深さのストライプ状の溝を
形成し、この溝内の面からのみ、第１導電型の不純物を
拡散し、その後、第１導電型と同４電型のバッファーＲ
１バッフ１一層よりエネルギーギャップが小さく屈折率
の高い活性層および第１導電型と逆導電型のクラッド層
を順次エピタキシャル成長させてレーザ発振用多層結晶
構造を形成したことを特徴とする。
〈実施例〉
以下、本発明の１実施例について図面を参照１〜ながら
詳説する。
詳説する。
第１図は本発明の１実施例金示す半導体レーザ素子の構
成図である。このレーザ素子の製作過程を第４図（Ａ）
（Ｂ）（Ｃ）に示す。まず、例えばｎ型（＋００ ）Ｉ
ｎＰ基板ｌ上Ｋｎ型ＩｎＰ第１埋込層５全成長Ｉ７、こ
の上にプラズマＣＶ Ｄ法等を用いて窒化シリコン（Ｓ
ｉＮｘ）膜９を蒸着する。次にフォトリングラフイー技
術により、＠３μｍの７オトレジストのストライプパタ
ーン（図示せず）を（＋１０＞方向に形成しこれをマス
クとしてＨＦ ：ＮＨ４Ｆ”ｌ ： ４０の溶液により
ＳｉＮｘ膜９をエツチングして第４図（Ａ）の如くとす
る。次に、狭窄された電流通路企形成するためにこのＳ
ｉＮｘ膜９をマスクとして濃塩酸により第４図（Ｂ）に
示す如（ＩｎＰ基板１に達する幅３μｍのストライプ状
の溝１０をエツチング形成する。溝ＩＯの底部はＶ字状
ＶｃＦ方へ突設されている。その後、溝１０の内壁面を
拡散面として例えばＺｎを深さ０．５μｍまで拡散し、
第４図（Ｃ）に示す如く溝１０に沿ってＺｎ拡散層８を
形成する。尚、溝１００幅は１〜５μｍの範囲で適宜選
定することができる。Ｓ ｉＮｘ膜９を除去した後、通
常の液相エピタキシャル法により、第１図に示す如く第
１層としてｐ−ＩｎＰバツフア一層２と第２埋込層６、
第２層と１７でノンドーグ１ｎＧａＡｓＰ活性層３と第
３埋込層６′、第３層としてｎ−ＩｎＰクラツドＮ４を
順次積層成長する。バッフ１一層２と活性層３は上記ｆ
１４１０内に成長されてレーザ発振動作部となり、第２
埋込層６と第３埋込層６′は溝１０外の第１埋込層５に
重畳形成される。ｎ−クラッド層４（／１ｇｌ０の内外
全域（てわた−〕て広く堆積される。以上の多層結晶構
造に、ｐ側及びｐ側の電極（図示ぜず）を基板Ｉ表面と
クラッド層４表面とにそれぞれ形成した後、（＋１０）
面で襞間［７てし・−ザ共振器を形成する。
成図である。このレーザ素子の製作過程を第４図（Ａ）
（Ｂ）（Ｃ）に示す。まず、例えばｎ型（＋００ ）Ｉ
ｎＰ基板ｌ上Ｋｎ型ＩｎＰ第１埋込層５全成長Ｉ７、こ
の上にプラズマＣＶ Ｄ法等を用いて窒化シリコン（Ｓ
ｉＮｘ）膜９を蒸着する。次にフォトリングラフイー技
術により、＠３μｍの７オトレジストのストライプパタ
ーン（図示せず）を（＋１０＞方向に形成しこれをマス
クとしてＨＦ ：ＮＨ４Ｆ”ｌ ： ４０の溶液により
ＳｉＮｘ膜９をエツチングして第４図（Ａ）の如くとす
る。次に、狭窄された電流通路企形成するためにこのＳ
ｉＮｘ膜９をマスクとして濃塩酸により第４図（Ｂ）に
示す如（ＩｎＰ基板１に達する幅３μｍのストライプ状
の溝１０をエツチング形成する。溝ＩＯの底部はＶ字状
ＶｃＦ方へ突設されている。その後、溝１０の内壁面を
拡散面として例えばＺｎを深さ０．５μｍまで拡散し、
第４図（Ｃ）に示す如く溝１０に沿ってＺｎ拡散層８を
形成する。尚、溝１００幅は１〜５μｍの範囲で適宜選
定することができる。Ｓ ｉＮｘ膜９を除去した後、通
常の液相エピタキシャル法により、第１図に示す如く第
１層としてｐ−ＩｎＰバツフア一層２と第２埋込層６、
第２層と１７でノンドーグ１ｎＧａＡｓＰ活性層３と第
３埋込層６′、第３層としてｎ−ＩｎＰクラツドＮ４を
順次積層成長する。バッフ１一層２と活性層３は上記ｆ
１４１０内に成長されてレーザ発振動作部となり、第２
埋込層６と第３埋込層６′は溝１０外の第１埋込層５に
重畳形成される。ｎ−クラッド層４（／１ｇｌ０の内外
全域（てわた−〕て広く堆積される。以上の多層結晶構
造に、ｐ側及びｐ側の電極（図示ぜず）を基板Ｉ表面と
クラッド層４表面とにそれぞれ形成した後、（＋１０）
面で襞間［７てし・−ザ共振器を形成する。
上記構造では、第２図や第３図に示（７た従来の構造の
半導体レーザ素子と異な９、クラッド層４と第１埋込層
５とが、それらとは逆導電型の２口拡散領域８によって
分離されているためゲート電流７−１）は流れる（−と
ができなくなっている。このため、レーザ発振のための
圧入電流は有効（てストライプ伏の活性層３へ狭窄され
、また出力全増加する目的で注入電流７を増加させても
クラッド層４、第２埋込層６、第１埋込層５、バッファ
ー層２または基板１で構成されるサイリスタ構造の電流
阻止層が導通することは殆んどなく無効電流を非常に小
さく保つことが可能となっている。
半導体レーザ素子と異な９、クラッド層４と第１埋込層
５とが、それらとは逆導電型の２口拡散領域８によって
分離されているためゲート電流７−１）は流れる（−と
ができなくなっている。このため、レーザ発振のための
圧入電流は有効（てストライプ伏の活性層３へ狭窄され
、また出力全増加する目的で注入電流７を増加させても
クラッド層４、第２埋込層６、第１埋込層５、バッファ
ー層２または基板１で構成されるサイリスタ構造の電流
阻止層が導通することは殆んどなく無効電流を非常に小
さく保つことが可能となっている。
以下、この点について更に詳しく説明するために、第２
図又は第３図に示す構造の半導体！、／−ザ素子の等価
回路を第５図（Ａ）に、第１図に示ず本実施例の半導体
レーザ素子の等価回路を第５図（Ｂ） ＆て示ず。電流
阻止構造はいずノ１の素子構造でもサイリスタの等価回
路（破線内の回路）で表わされるが、第５図い）の構造
では注入電流（ＩＴ）７が増加するにつれてゲート電流
（Ｉｃ）７ｂも増加１２、このためサイリスタが導通し
その増幅作用のためＩＧ よりはるかに大きな電流１５
が流れる。ＩｓはダイオードＩ）Ａ”′ｃ表わされる活
性層全通らない無効電流であるから、この等価回路で表
わされる従来の素子では注入電流ＩＴが増加するにつＪ
ｌて無効電流も急激に増加することとなる。一方、第５
図（Ｂ）の構造では注入電流ＩＴが増加するＱてつれて
活性層と並列に接続されたダイオードＤｓ金通る無効電
流は増加するが、その縫は注人工流量に単に比例するだ
けであり、サイリスタは非導通状態を保つため、無効電
流の増加は第５図（Ａ）の場合と比較すると極めて小さ
い。ダイオードＤｓはクラッド層４とＺｎ拡散領域８に
よって形成されるｐ−ｎ接合を表わしている。上記実施
例では無効電流が小さいため、室温で７０ｍＷ以上の高
出力動作が可能となり、また無効電流による発熱の影響
が少ないため、１４０°Ｃ以上の高温までレーザ発振が
可能であった。
図又は第３図に示す構造の半導体！、／−ザ素子の等価
回路を第５図（Ａ）に、第１図に示ず本実施例の半導体
レーザ素子の等価回路を第５図（Ｂ） ＆て示ず。電流
阻止構造はいずノ１の素子構造でもサイリスタの等価回
路（破線内の回路）で表わされるが、第５図い）の構造
では注入電流（ＩＴ）７が増加するにつれてゲート電流
（Ｉｃ）７ｂも増加１２、このためサイリスタが導通し
その増幅作用のためＩＧ よりはるかに大きな電流１５
が流れる。ＩｓはダイオードＩ）Ａ”′ｃ表わされる活
性層全通らない無効電流であるから、この等価回路で表
わされる従来の素子では注入電流ＩＴが増加するにつＪ
ｌて無効電流も急激に増加することとなる。一方、第５
図（Ｂ）の構造では注入電流ＩＴが増加するＱてつれて
活性層と並列に接続されたダイオードＤｓ金通る無効電
流は増加するが、その縫は注人工流量に単に比例するだ
けであり、サイリスタは非導通状態を保つため、無効電
流の増加は第５図（Ａ）の場合と比較すると極めて小さ
い。ダイオードＤｓはクラッド層４とＺｎ拡散領域８に
よって形成されるｐ−ｎ接合を表わしている。上記実施
例では無効電流が小さいため、室温で７０ｍＷ以上の高
出力動作が可能となり、また無効電流による発熱の影響
が少ないため、１４０°Ｃ以上の高温までレーザ発振が
可能であった。
尚、上記実施例は成長用基板上してｎ型基板を用いた場
合について説明を行なったがｎ型基板を用いた場合でも
同様である。溝ｌＯより拡散する不純物は７口以外にＣ
ｄ等のｐ型不純物を用いることカニできる。また第１．
第２．第３の埋込層としてＩｎＰを用いた場合について
説明を行なったが、これらの埋込層としては活性層より
屈折率が小さくかつエネルギーギャップの小さいＩ ｎ
ＧａＡｓＰ等他の材料を用いてもよい。エピタキシャル
成長層もＩｎＧａＡｓＰ ／ Ｉ ｎ Ｐ系の半導体材
料Ｖζ限定されるものではなく、ＧａＡｔＡｓ／ＧａＡ
ｓ系の半導体レーザ素子等にも適用できることは明らか
である。
合について説明を行なったがｎ型基板を用いた場合でも
同様である。溝ｌＯより拡散する不純物は７口以外にＣ
ｄ等のｐ型不純物を用いることカニできる。また第１．
第２．第３の埋込層としてＩｎＰを用いた場合について
説明を行なったが、これらの埋込層としては活性層より
屈折率が小さくかつエネルギーギャップの小さいＩ ｎ
ＧａＡｓＰ等他の材料を用いてもよい。エピタキシャル
成長層もＩｎＧａＡｓＰ ／ Ｉ ｎ Ｐ系の半導体材
料Ｖζ限定されるものではなく、ＧａＡｔＡｓ／ＧａＡ
ｓ系の半導体レーザ素子等にも適用できることは明らか
である。
〈発明の効果〉
以上詳説した如く、本発明によれば、注入電流を増加さ
せても電流阻止層全通って流れる電流を殆んど増加させ
ることなく、高出力動作全可能とすることができ、信号
光源とＩ−で適する半導体レーザ素子を作製することが
できる。またその結果、活性層を通らない無効電流によ
る素子の発熱を防止することができ、極めて高い温度ま
で動作させることが可能な半導体レーザ素子が得られる
。
せても電流阻止層全通って流れる電流を殆んど増加させ
ることなく、高出力動作全可能とすることができ、信号
光源とＩ−で適する半導体レーザ素子を作製することが
できる。またその結果、活性層を通らない無効電流によ
る素子の発熱を防止することができ、極めて高い温度ま
で動作させることが可能な半導体レーザ素子が得られる
。
第１図は本発明の１実施例を示す半導体レーザ素子の断
面図である。第２図および第３図は従来の埋込型半導体
レーザ素子を示す断面図である。 第４図は本発明の１実施例の製作工程を示す工（？説明
図である。第５図は埋込型半導体レーザ素子の電気的等
価回路を示す回路図である。 １・・・基板、２・・・バッファー層、３・・活性層、
４・・・クラッド層、５，６・・・埋込層、７・・・注
入′直流、８・・・拡散部、９・・・窒化シリコン膜、
１０・・溝。 代理人 弁理士 福 士 愛 彦（他２名）第１［１２
Ｉ 第２図 第３図 （Ａｌ ｔ８〕 （Ｃ） 第４図 第 （Ｂ） ５図
面図である。第２図および第３図は従来の埋込型半導体
レーザ素子を示す断面図である。 第４図は本発明の１実施例の製作工程を示す工（？説明
図である。第５図は埋込型半導体レーザ素子の電気的等
価回路を示す回路図である。 １・・・基板、２・・・バッファー層、３・・活性層、
４・・・クラッド層、５，６・・・埋込層、７・・・注
入′直流、８・・・拡散部、９・・・窒化シリコン膜、
１０・・溝。 代理人 弁理士 福 士 愛 彦（他２名）第１［１２
Ｉ 第２図 第３図 （Ａｌ ｔ８〕 （Ｃ） 第４図 第 （Ｂ） ５図
Claims (1)
- 【特許請求の範囲】 １、結晶成長支持用半導体基板上に、該半導体基板と逆
導電型の埋込層が堆積されかつ前記半導体基板に達する
深さのストライプ状溝が該埋込層に設けられ、該溝の内
壁面に沿って拡散形成された不純物拡散領域並びに該溝
内に積層形成された第１導電型と同導電型のバッファー
層、該バッファー層よりエネルギーギャップが小さく屈
折率の高い活性層及び第１導電型と逆導電型のクラッド
層でレーザ発振動作部が形成されていることを特徴とす
る半導体レーザ素子。 ２、半導体基板が（１００）ＩｎＰであり、ストライプ
状溝の方向が〈０１１〉方向である特許請求の範囲第１
項記載の半導体レーザ素子。 ３、半導体基板がｐ型ＩｎＰであり、溝の内壁面に沿っ
て拡散された不純物がＺｎまたはＣｄである特許請求の
範囲第２項記載の半導体レーザ素子。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20246385A JPS6261386A (ja) | 1985-09-11 | 1985-09-11 | 半導体レ−ザ素子 |
| US06/897,337 US4839900A (en) | 1985-08-21 | 1986-08-15 | Buried type semiconductor laser device |
| EP86306486A EP0212977B1 (en) | 1985-08-21 | 1986-08-21 | A buried type semiconductor laser device |
| DE8686306486T DE3686970T2 (de) | 1985-08-21 | 1986-08-21 | Halbleiterlaservorrichtung vom vergrabenen typ. |
| US07/229,212 US4841534A (en) | 1985-08-21 | 1988-08-05 | Buried type semiconductor laser device |
| US07/313,982 US4908830A (en) | 1985-08-21 | 1989-02-22 | Buried type semiconductor laser device |
| US07/314,363 US4908831A (en) | 1985-08-21 | 1989-02-22 | Buried type semiconductor laser device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20246385A JPS6261386A (ja) | 1985-09-11 | 1985-09-11 | 半導体レ−ザ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261386A true JPS6261386A (ja) | 1987-03-18 |
Family
ID=16457942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20246385A Pending JPS6261386A (ja) | 1985-08-21 | 1985-09-11 | 半導体レ−ザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261386A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831591A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 埋め込み構造半導体レ−ザ |
| JPS5884483A (ja) * | 1981-11-12 | 1983-05-20 | Nec Corp | 埋め込みヘテロ構造半導体レ−ザ |
| JPS58207690A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 埋め込み形半導体レ−ザ |
| JPS6080292A (ja) * | 1983-10-07 | 1985-05-08 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ |
-
1985
- 1985-09-11 JP JP20246385A patent/JPS6261386A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831591A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 埋め込み構造半導体レ−ザ |
| JPS5884483A (ja) * | 1981-11-12 | 1983-05-20 | Nec Corp | 埋め込みヘテロ構造半導体レ−ザ |
| JPS58207690A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 埋め込み形半導体レ−ザ |
| JPS6080292A (ja) * | 1983-10-07 | 1985-05-08 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ |
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