[go: up one dir, main page]

JPS62610B2 - - Google Patents

Info

Publication number
JPS62610B2
JPS62610B2 JP54088904A JP8890479A JPS62610B2 JP S62610 B2 JPS62610 B2 JP S62610B2 JP 54088904 A JP54088904 A JP 54088904A JP 8890479 A JP8890479 A JP 8890479A JP S62610 B2 JPS62610 B2 JP S62610B2
Authority
JP
Japan
Prior art keywords
transistor
flip
potential
flop
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54088904A
Other languages
Japanese (ja)
Other versions
JPS5613827A (en
Inventor
Takahisa Nishimura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP8890479A priority Critical patent/JPS5613827A/en
Publication of JPS5613827A publication Critical patent/JPS5613827A/en
Publication of JPS62610B2 publication Critical patent/JPS62610B2/ja
Granted legal-status Critical Current

Links

Description

【発明の詳細な説明】 本発明は、電流切換型論理回路特には、セツ
ト・リセツト・フリツプ・フロツプ回路に関す
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to current switched logic circuits, and more particularly to set-reset flip-flop circuits.

デイジタル信号を処理する回路形式は種々ある
が、特に高速性を要求される場合は電流切換型回
路が広く用いられており、その中で信号をその時
間経過の任意の時点でとらえて記憶しておく回路
の1つとしてセツト・リセツト・フリツプ・フロ
ツプ回路がある。
There are various types of circuits that process digital signals, but current-switching circuits are widely used when high speed is required. One of the circuits to be stored is a set/reset flip/flop circuit.

従来広く知られている電流切換型セツト・リセ
ツト・フリツプ・フロツプ回路の1例に第1図に
示すものがある。これは1つの定電流源1に接続
されたトランジスタ2,3からなる情報を保持す
るための第1のトランジスタ組(フリツプ・フロ
ツプ回路)と、トランジスタ4,5からなる情報
を書き込むための第2のトランジスタ組と、更に
別の電流源(図示せず)に接続された第1,第2
のトランジスタ組のコレクタ電位を一定電圧シフ
トして第1のトランジスタ組に状態を帰還するレ
ベルシフト回路6,7とから成るもので、第2の
トランジスタ組(のトランジスタ4又は5のベー
ス)に印加されるべき入力信号の閾値は該シフト
された電位によつて決まり、また、シフトのため
にいくつかの素子と電力が余分に必要となる。な
お、8,9はコレクタ抵抗、10,11はフリツ
プ・フロツプ回路の出力端子、12は定電圧電源
端子である。
An example of a conventionally widely known current switching type set-reset flip-flop circuit is shown in FIG. This consists of a first transistor set (flip-flop circuit) for holding information, consisting of transistors 2 and 3 connected to one constant current source 1, and a second transistor set for writing information, consisting of transistors 4 and 5. a first and a second transistor set connected to a further current source (not shown).
It consists of level shift circuits 6 and 7 that shift the collector potential of the transistor set by a constant voltage and feed back the state to the first transistor set, and apply it to the second transistor set (base of transistor 4 or 5). The input signal threshold to be shifted is determined by the shifted potential, and some extra elements and power are required for the shift. Note that 8 and 9 are collector resistors, 10 and 11 are output terminals of the flip-flop circuit, and 12 is a constant voltage power supply terminal.

従来知られている他の例として、素子数、消費
電力の低減をはかつたものに第2図に示すものが
ある。これは、トランジスタ2,3からなる情報
を保持するための第1のトランジスタ組と、トラ
ンジスタ4,5からなる情報を書き込むための第
2のトランジスタ組とを前記第1図の例と同様に
接続し、コレクタ電位からシフト回路を介さずに
帰還するもので、回路構成は簡単であるが入力信
号の閾値は、該コレクタ電位によつて決まり、ま
たトランジスタを非飽和領域だけで使用するため
には入力信号電位を十分に高くとることが出来ず
雑音余裕度が減少する欠点がある。
Another conventionally known example is shown in FIG. 2, which aims to reduce the number of elements and power consumption. In this case, a first transistor set for holding information consisting of transistors 2 and 3 and a second transistor set for writing information consisting of transistors 4 and 5 are connected in the same way as in the example shown in FIG. However, the circuit configuration is simple as it is fed back from the collector potential without going through a shift circuit, but the threshold of the input signal is determined by the collector potential, and in order to use the transistor only in the non-saturation region, This has the disadvantage that the input signal potential cannot be set high enough, resulting in reduced noise margin.

本発明の目的は、素子数や消費電力を増加させ
ずに入力閾値電圧を固定し、かつ雑音余裕度の大
きなセツト・リセツト・フリツプ・フロツプ回路
を提供することにある。
An object of the present invention is to provide a set/reset flip-flop circuit which fixes the input threshold voltage without increasing the number of elements or power consumption and has a large noise margin.

本発明によれば、電源端子と定電流源間に、負
荷を直列に接続したスイツチング素子を一対並列
に挿入し、該一対のスイツチング素子は互いに一
方の出力を他方の入力に帰還する手段を設けてフ
リツプ・フロツプ基本回路を構成し、前記定電流
源と各スイツチング素子の出力間に一対の電流切
換型スイツチを接続してセツトおよびリセツト可
能ならしめたセツト・リセツト・フリツプ・フロ
ツプ回路において、前記フリツプ・フロツプ基本
回路と前記定電流源間に直列に、所定の基準電位
を供給すべき制御端子を備えた他のスイツチング
素子を介挿せしめてなることを特徴とするセツ
ト・リセツト・フリツプ・フロツプ回路が得られ
る。
According to the present invention, a pair of switching elements each having a load connected in series are inserted in parallel between a power supply terminal and a constant current source, and each of the pair of switching elements is provided with means for feeding back the output of one to the input of the other. In the set/reset flip-flop circuit, the basic flip-flop circuit is constructed by connecting a pair of current switching type switches between the constant current source and the output of each switching element to enable setting and resetting. A set-reset flip-flop circuit characterized in that another switching element equipped with a control terminal to supply a predetermined reference potential is inserted in series between the flip-flop basic circuit and the constant current source. is obtained.

次に実施例をあげ、図面を用いて本発明を詳細
に説明する。
Next, the present invention will be described in detail with reference to Examples and drawings.

第3図は本発明の一実施例を示す回路接続図で
スイツチング素子としてトランジスタを用いたも
のであるが、トランジスタ14(前記他のスイツ
チング素子)のエミツタは定電流源1に、ベース
は基準電圧源(図示は省略した)に、コレクタは
フリツプ・フロツプ基本回路を構成する情報保持
のためのトランジスタ2,3の共通に接続された
エミツタにそれぞれ接続され、トランジスタ2,
3のベースは各々トランジスタ3,2のコレクタ
にさらにコレクタ15,16はそれぞれ抵抗8,
9を介して電源12に接続されるとともに、情報
書き込みのためのトランジスタ4,5のコレクタ
にそれぞれ接続され、トランジスタ4,5のエミ
ツタは前記定電流源1に接続され、ベースには
各々セツト・リセツト信号が入力される。いま、
2つの入力信号がともに低レベルの場合、定電流
源1を流れる電流はトランジスタ14を経て保持
用トランジスタ組のベース電位の高い側のトラン
ジスタ例えばトランジスタ2を流れ更に該トラン
ジスタ2のコレクタ15に接続された抵抗8を経
て電源12より流れる。従つて該コレクタ15は
低レベルとなりこの電位がベースへ印加されてい
る側のトランジスタ3は非導通状態にあり従つて
そのコレクタ16は高レベル従つてトランジスタ
2のベース電位には高レベルが印加されトランジ
スタ2は導通状態即ち前の状態を保持する。次
に、トランジスタ5のベースに印加される入力信
号がトランジスタ14のベースに印加されている
基準電圧より高レベルになると、トランジスタ1
4は遮断し定電流源1の電流はトランジスタ5を
流れ、抵抗9によつてコレクタ16の電位が低レ
ベルになると同時コレクタ15は高レベルとな
る。ここで再び該入力信号が低レベルになると、
前述の通りトランジスタ14が導通するが、その
際トランジスタ3のベース電位の方が高レベルな
ので保持用トランジスタ組ではトランジスタ3の
側が導通しコレクタ16の電位は低レベル、コレ
クタ15は高レベルのままである。更に再び該入
力信号が高レベルになつても前述の動作を行な
う。また、トランジスタ4のベースに印加される
入力信号に対してはトランジスタ組、抵抗組の動
作が前記の場合と逆相となる以外は、トランジス
タ5のベースに印加される入力信号に対する前述
と全く同様の動作を行なう。従つて両入力の一方
をセツト、他方をリセツト入力とするセツト・リ
セツト・フリツプ・フロツプ回路として動作す
る。
FIG. 3 is a circuit connection diagram showing an embodiment of the present invention, in which a transistor is used as a switching element. The emitter of the transistor 14 (the other switching element) is connected to the constant current source 1, and the base is connected to the reference voltage. The collectors are connected to the common emitters of transistors 2 and 3 for holding information, which constitute the flip-flop basic circuit, and the transistors 2 and 3 are connected to the common source (not shown).
The bases of 3 are connected to the collectors of transistors 3 and 2, respectively, and the collectors 15 and 16 are connected to resistors 8 and 2, respectively.
9 to the power supply 12, and also to the collectors of transistors 4 and 5 for writing information, the emitters of the transistors 4 and 5 are connected to the constant current source 1, and the bases each have a set voltage. A reset signal is input. now,
When the two input signals are both at low level, the current flowing through the constant current source 1 flows through the transistor 14, which has a higher base potential of the holding transistor group, for example, the transistor 2, and is further connected to the collector 15 of the transistor 2. The current flows from the power source 12 through the resistor 8. Therefore, the collector 15 is at a low level, and the transistor 3 to which this potential is applied to its base is in a non-conducting state, and its collector 16 is at a high level, so that a high level is applied to the base potential of the transistor 2. Transistor 2 remains conductive, ie, remains in its previous state. Next, when the input signal applied to the base of transistor 5 becomes higher than the reference voltage applied to the base of transistor 14, transistor 1
4 is cut off, the current from the constant current source 1 flows through the transistor 5, and when the potential at the collector 16 is brought to a low level by the resistor 9, at the same time, the potential at the collector 15 is brought to a high level. Here, when the input signal becomes low level again,
As mentioned above, the transistor 14 becomes conductive, but at this time, the base potential of the transistor 3 is at a higher level, so in the holding transistor group, the transistor 3 side becomes conductive, and the collector 16 potential remains at a low level, while the collector 15 remains at a high level. be. Furthermore, even if the input signal becomes high level again, the above-described operation is performed. Furthermore, with respect to the input signal applied to the base of transistor 4, the operation of the transistor group and the resistor group is exactly the same as described above for the input signal applied to the base of transistor 5, except that the operation of the transistor group and the resistor group is in opposite phase to that in the above case. Perform the following actions. Therefore, it operates as a set/reset flip-flop circuit with one of the two inputs serving as a set input and the other input serving as a reset input.

第1図、第2図に示した従来回路例に於いても
第3図に於けるトランジスタ14の動作を除いて
は、ほゞ同様の動作を行なう。
The conventional circuit example shown in FIGS. 1 and 2 also operates in substantially the same manner as in FIG. 3, except for the operation of the transistor 14.

しかしながら、入力信号に対する閾値は従来回
路例ではフリツプ・フロツプ内で発生する電位に
よつて決まる。即ち、第1図の例では出力10又
は11のうち高レベル側の電位をシフトした電位
第2図の例では出力10又は11のうちの高レベ
ル側の電位で決まるが、本発明によればトランジ
スタ14のベースに印加される基準電圧源の電位
により決まり、従つて適当な値に固定することが
出来る。尚、正確には、前記のすべての例におい
て、ヒステリシス特性を有するため閾値は若干ず
れを生ずることになるが、基準電圧源の電位を調
整することにより容易に補正することが出来る。
However, the threshold value for the input signal is determined by the potential generated within the flip-flop in conventional circuits. That is, in the example of FIG. 1, the potential is determined by shifting the potential of the higher level of the outputs 10 or 11.In the example of FIG. 2, the potential is determined by the potential of the higher level of the outputs 10 or 11. It is determined by the potential of the reference voltage source applied to the base of the transistor 14, and therefore can be fixed at an appropriate value. To be precise, in all of the above examples, the threshold value will be slightly shifted due to the hysteresis characteristic, but this can be easily corrected by adjusting the potential of the reference voltage source.

また、第2図の例では入力側トランジスタに印
加する電圧の高レベルを保持用トランジスタ組の
ベースに印加され得る高レベルより高くとると入
力側トランジスタ組が導通したときベース電位に
比べコレクタ電位が下がり過ぎ該トランジスタが
飽和領域へ侵入することになり高速性を損なうこ
とになつてしまうため、ある値以上に入力信号の
レベルを高くすることが出来ない。従つて十分な
雑音余裕度がとれないことになつてしまう。更に
入力信号が閾値電圧を十分に越えるよう設定でき
ないことは駆動されるトランジスタの動作速度を
遅くする可能性がある。これに対し本発明によれ
ば、基準電圧源の電位を適当に例えば入力側トラ
ンジスタのコレクタがとり得る電位より十分低い
値に設定することにより該トランジスタを非飽和
領域で動作させ、かつ十分な雑音余裕度を持つた
入力信号レベルをとることが出来る。
In addition, in the example shown in Figure 2, if the high level of the voltage applied to the input side transistor is set higher than the high level that can be applied to the base of the holding transistor set, the collector potential will be lower than the base potential when the input side transistor set is conductive. If the voltage decreases too much, the transistor will enter the saturation region, impairing high-speed performance, and therefore the input signal level cannot be increased above a certain value. Therefore, a sufficient noise margin cannot be obtained. Furthermore, failure to set the input signal sufficiently above the threshold voltage may slow down the operating speed of the driven transistor. On the other hand, according to the present invention, by appropriately setting the potential of the reference voltage source to a value sufficiently lower than the potential that the collector of the input side transistor can take, the transistor can be operated in the non-saturation region and the noise can be suppressed to a sufficient level. The input signal level can be set with a certain margin.

以上のように、本発明によれば消費電力を増加
させず、トランジスタを1個追加するのみで(基
準電圧はLSIの他の部分から引いてくるものとし
て)安定した閾値レベルを持ち、かつ雑音余裕度
の大きな高速セツト・リセツト・フリツプ・フロ
ツプ回路が得られる。
As described above, according to the present invention, a stable threshold level can be achieved without increasing power consumption and only by adding one transistor (assuming that the reference voltage is drawn from other parts of the LSI), and the noise can be reduced. A high-speed set/reset flip-flop circuit with a large margin can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来知られているセツト・リセツト・
フリツプ・フロツプ回路の1例を示す回路接続図
第2図は他の従来例を示す回路接続図、第3図は
本発明の一実施例を示す回路接続図である。 図中、1……定電流源、2,3……情報保持用
トランジスタ、4,5……書き込み用トランジス
タ、6,7……レベルシフト回路、8,9……コ
レクタ負荷抵抗、10,11……フリツプ・フロ
ツプの出力端子、12……定電圧電源端子、13
……共通負荷抵抗、14……入力閾値レベル設定
トランジスタをそれぞれ示す。
Figure 1 shows the conventionally known set, reset,
FIG. 2 is a circuit connection diagram showing an example of a flip-flop circuit. FIG. 3 is a circuit connection diagram showing another conventional example, and FIG. 3 is a circuit connection diagram showing an embodiment of the present invention. In the figure, 1... Constant current source, 2, 3... Information holding transistor, 4, 5... Writing transistor, 6, 7... Level shift circuit, 8, 9... Collector load resistance, 10, 11 ... Flip-flop output terminal, 12 ... Constant voltage power supply terminal, 13
. . . Common load resistance, 14 . . . Input threshold level setting transistor, respectively.

Claims (1)

【特許請求の範囲】 1 電源端子と定電流源間に、負荷を直列に接続
したスイツチング素子を一対並列に挿入し、該一
対のスイツチング素子は互いに一方の出力を他方
の入力に帰還する手段を設けてフリツプ・フロツ
プ基本回路を構成し、前記定電流源と各スイツチ
ング素子の出力間に一対の電流切換型スイツチを
接続してセツトおよびリセツト可能ならしめたセ
ツト・リセツト・フリツプ・フロツプ回路におい
て、前記フリツプ・フロツプ基本回路と前記定電
流源間に直列に、所定の基準電位を供給すべき制
御端子を備えた他のスイツチング素子を介挿して
なることを特徴とするセツト・リセツト・フリツ
プ・フロツプ回路。 2 スイツチング素子はバイポーラ・トランジス
タである特許請求の範囲第1項記載のセツト・リ
セツト・フリツプ・フロツプ回路。
[Claims] 1. A pair of switching elements each having a load connected in series are inserted in parallel between a power supply terminal and a constant current source, and the pair of switching elements each have means for feeding back the output of one to the input of the other. A set/reset flip-flop circuit is provided, which constitutes a basic flip-flop circuit, and is capable of setting and resetting by connecting a pair of current switching type switches between the constant current source and the output of each switching element, A set-reset flip-flop characterized in that another switching element having a control terminal for supplying a predetermined reference potential is inserted in series between the flip-flop basic circuit and the constant current source. circuit. 2. The set/reset flip-flop circuit according to claim 1, wherein the switching element is a bipolar transistor.
JP8890479A 1979-07-13 1979-07-13 Set/reset flip-flop circuit Granted JPS5613827A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8890479A JPS5613827A (en) 1979-07-13 1979-07-13 Set/reset flip-flop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8890479A JPS5613827A (en) 1979-07-13 1979-07-13 Set/reset flip-flop circuit

Publications (2)

Publication Number Publication Date
JPS5613827A JPS5613827A (en) 1981-02-10
JPS62610B2 true JPS62610B2 (en) 1987-01-08

Family

ID=13955927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8890479A Granted JPS5613827A (en) 1979-07-13 1979-07-13 Set/reset flip-flop circuit

Country Status (1)

Country Link
JP (1) JPS5613827A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0486847U (en) * 1990-12-07 1992-07-28

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0486847U (en) * 1990-12-07 1992-07-28

Also Published As

Publication number Publication date
JPS5613827A (en) 1981-02-10

Similar Documents

Publication Publication Date Title
JPH08102628A (en) Differential amplifier circuit
EP0219867B1 (en) Logic circuit
US4112314A (en) Logical current switch
JPS6115422A (en) Logic circuit
JP2743401B2 (en) ECL circuit
JPS6162321A (en) Battery energy saving circuit
US4639661A (en) Power-down arrangement for an ECL circuit
EP0131205B1 (en) Current source control potential generator for ecl logic circuits
US3183370A (en) Transistor logic circuits operable through feedback circuitry in nonsaturating manner
JPS60817B2 (en) Complementary emitter follower circuit
JPS62610B2 (en)
JP2760017B2 (en) Logic circuit
JPH0155778B2 (en)
JPS6022533B2 (en) NPN transistor drive circuit
US20050231258A1 (en) Static flip-flop circuit
US4409494A (en) Reset circuit for data latches
JPS6316047B2 (en)
JP2695791B2 (en) Semiconductor output circuit
JP2586601B2 (en) Current mirror circuit
JPS6255327B2 (en)
JP2746414B2 (en) Emitter-coupled logic circuit device
KR830002524B1 (en) Binary divider integrated circuit
JPH0259652B2 (en)
JPS6113413B2 (en)
JPH01125109A (en) Gain control circuit