JPS624005B2 - - Google Patents
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- JPS624005B2 JPS624005B2 JP55091370A JP9137080A JPS624005B2 JP S624005 B2 JPS624005 B2 JP S624005B2 JP 55091370 A JP55091370 A JP 55091370A JP 9137080 A JP9137080 A JP 9137080A JP S624005 B2 JPS624005 B2 JP S624005B2
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- circuit
- output
- phase compensation
- amplifier
- gain
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- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
- H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
- H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
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- H03—ELECTRONIC CIRCUITRY
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45224—One output of the differential amplifier being taken into consideration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、演算増幅器特に電源の高周波雑音が
出力に現われないようにするその位相補償回路に
関する。
出力に現われないようにするその位相補償回路に
関する。
一般に演算増幅器は差動回路、出力回路および
位相補償回路などよりなるが、従来の位相補償回
路は少なくともその一部に出力回路を含む構成で
あるため高周波の電源雑音に対するSVRR（電源
電圧除去比）が悪い欠点がある。第１図は従来の
演算増幅器の１，２の例を示すもので、１は正負
入力端ＶIN（−），ＶIN（＋）を備えた差動回
路、２は出力回路（主としてゲインを稼ぐ）であ
る。同図ａでは位相補償回路を、出力回路２の出
力端と差動回路１との間に接続したバツフア３お
よび位相補償容量Ccで構成する。かかる構成で
は差動回路１の出力端から出力回路２の出力端Ｖ
OUTまでの遅延時間がt1であれば、差動回路１の
出力端から出力段２を通つてバツフア３の出力端
までの遅延時間t2は必然的にt1＜t2となる。同図
ｂの回路はインピーダンス変換用のバツフア３を
省いただけのものであり、上述した遅延時間はt1
＝t2となる。なお容量Ccは演算増幅器の高周波域
の利得を下げて発振を防止する等の機能を持つも
のであり、そしてこの容量は差動回路１から見れ
ば第１図ａ，ｂとも出力段の利得倍（バツフア３
は利得１）されている。逆に言えば、第１図で位
相補償回路に出力段を含ませるのは容量Ccを該
出力段の利得倍し、実際は集積回路において容易
に実現できる小容量で済ませるためである。
位相補償回路などよりなるが、従来の位相補償回
路は少なくともその一部に出力回路を含む構成で
あるため高周波の電源雑音に対するSVRR（電源
電圧除去比）が悪い欠点がある。第１図は従来の
演算増幅器の１，２の例を示すもので、１は正負
入力端ＶIN（−），ＶIN（＋）を備えた差動回
路、２は出力回路（主としてゲインを稼ぐ）であ
る。同図ａでは位相補償回路を、出力回路２の出
力端と差動回路１との間に接続したバツフア３お
よび位相補償容量Ccで構成する。かかる構成で
は差動回路１の出力端から出力回路２の出力端Ｖ
OUTまでの遅延時間がt1であれば、差動回路１の
出力端から出力段２を通つてバツフア３の出力端
までの遅延時間t2は必然的にt1＜t2となる。同図
ｂの回路はインピーダンス変換用のバツフア３を
省いただけのものであり、上述した遅延時間はt1
＝t2となる。なお容量Ccは演算増幅器の高周波域
の利得を下げて発振を防止する等の機能を持つも
のであり、そしてこの容量は差動回路１から見れ
ば第１図ａ，ｂとも出力段の利得倍（バツフア３
は利得１）されている。逆に言えば、第１図で位
相補償回路に出力段を含ませるのは容量Ccを該
出力段の利得倍し、実際は集積回路において容易
に実現できる小容量で済ませるためである。
ところで周知のように回路に遅延があると利得
および位相に影響がある。第４図は２次遅れ系の
ボード線図を示し、曲線C1は利得特性、曲線C2
は位相特性である。横軸には周波数ｆを対数目盛
でとり、縦軸にはデジベルで表わした利得Ｇ、位
相角φをとつている。なおC1はＧ−ｆ特性を折
れ線近似しており、折点P1，P2はポールと呼ば
れ、第１ポール以後は6dB、第２ポール以後は
12dBで降下する。勿論３次遅れ系、４次遅れ系
……なら第３ポール、第４ポール……があり、そ
して１次、２次、３次……遅れ系の最大位相遅れ
は90゜、180゜、270゜……である。曲線C1，C2
が負帰還増幅器の特性を示すとして該曲線C1が
横軸を切る点の周波数および利得がなくなるとき
の周波数における位相遅れは問題であり、若しこ
れが180゜以上であると負帰還は正帰還になつて
発振の恐れがある。勿論２次遅れ系では位相遅れ
は最大で180゜であるから発振の恐れはないが、
実際の負帰還増幅系は３次以上の系である。位相
補償容量Ccを設けると曲線C1を点線で示す如く
変える効果があり、これにより発振防止が可能に
なる。
および位相に影響がある。第４図は２次遅れ系の
ボード線図を示し、曲線C1は利得特性、曲線C2
は位相特性である。横軸には周波数ｆを対数目盛
でとり、縦軸にはデジベルで表わした利得Ｇ、位
相角φをとつている。なおC1はＧ−ｆ特性を折
れ線近似しており、折点P1，P2はポールと呼ば
れ、第１ポール以後は6dB、第２ポール以後は
12dBで降下する。勿論３次遅れ系、４次遅れ系
……なら第３ポール、第４ポール……があり、そ
して１次、２次、３次……遅れ系の最大位相遅れ
は90゜、180゜、270゜……である。曲線C1，C2
が負帰還増幅器の特性を示すとして該曲線C1が
横軸を切る点の周波数および利得がなくなるとき
の周波数における位相遅れは問題であり、若しこ
れが180゜以上であると負帰還は正帰還になつて
発振の恐れがある。勿論２次遅れ系では位相遅れ
は最大で180゜であるから発振の恐れはないが、
実際の負帰還増幅系は３次以上の系である。位相
補償容量Ccを設けると曲線C1を点線で示す如く
変える効果があり、これにより発振防止が可能に
なる。
利得が零になる周波数（以下ポールｆと呼ぶ）
は概略的には遅延時間の逆数に比例すると考える
ことができるから、t1t2であれば出力回路２の
ポールf1と位相補償回路のポールf2との間にはf1
f2なる関係がある。これは出力段２がまだ動作
している（利得がある）周波数領域において位相
補償回路が早くも動作しなくなることを意味す
る。位相補償回路が機能しなくなれば、これは例
えば第４図で言えばC1曲線が点線から実線へ戻
るということであり、発振の危険性が増大する。
実際には出力回路２がf1以上では動作しないので
危険な領域はf1ｆf2であり、この領域の周波
数ｆの信号が出力端ＶOUTに異常に現われること
になる。但し差動回路１の周波数特性が周波数f2
では利得を失つているのが普通であるのでこの信
号源は入力信号回路ではなく増幅器の電源にあ
り、電源に高周波ノイズがあると該ノイズが出力
ＶOUTに現われることになる。
は概略的には遅延時間の逆数に比例すると考える
ことができるから、t1t2であれば出力回路２の
ポールf1と位相補償回路のポールf2との間にはf1
f2なる関係がある。これは出力段２がまだ動作
している（利得がある）周波数領域において位相
補償回路が早くも動作しなくなることを意味す
る。位相補償回路が機能しなくなれば、これは例
えば第４図で言えばC1曲線が点線から実線へ戻
るということであり、発振の危険性が増大する。
実際には出力回路２がf1以上では動作しないので
危険な領域はf1ｆf2であり、この領域の周波
数ｆの信号が出力端ＶOUTに異常に現われること
になる。但し差動回路１の周波数特性が周波数f2
では利得を失つているのが普通であるのでこの信
号源は入力信号回路ではなく増幅器の電源にあ
り、電源に高周波ノイズがあると該ノイズが出力
ＶOUTに現われることになる。
本発明は、かかる高周波の電源雑音に対する
SVRRを改善しようとするもので、正負入力端を
備える差動回路と、該差動回路の出力端に入力端
を接続した出力回路と、該出力端に入力端を接続
されて反転出力を生じる位相補償回路の増幅器と
該増幅器の出力端と該差動回路の出力端との間に
接続された位相補償容量とを備え、かつ前記出力
回路の遅れ時間より前記位相補償回路の増幅器の
遅れ時間を小さく設定してなることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
SVRRを改善しようとするもので、正負入力端を
備える差動回路と、該差動回路の出力端に入力端
を接続した出力回路と、該出力端に入力端を接続
されて反転出力を生じる位相補償回路の増幅器と
該増幅器の出力端と該差動回路の出力端との間に
接続された位相補償容量とを備え、かつ前記出力
回路の遅れ時間より前記位相補償回路の増幅器の
遅れ時間を小さく設定してなることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
第２図ａ，ｂは本発明の実施例で、１は第１図
と同様の差動回路、Ccは位相補償容量である。
本発明が第１図と異なる主な点は、位相補償回路
に出力段２を共用させず、別に増幅器（構成は出
力段２と同じ）４を設け、前記遅れ時間t1，t2を
t1＞t2とした点である。これは、出力段２の負荷
を重くする、トランジスタサイズを小さくする等
によりその駆動能力を低下させるが、及び又は逆
に位相補償回路の増幅器４の駆動能力を上記と逆
の手法で増すことで実現される。
と同様の差動回路、Ccは位相補償容量である。
本発明が第１図と異なる主な点は、位相補償回路
に出力段２を共用させず、別に増幅器（構成は出
力段２と同じ）４を設け、前記遅れ時間t1，t2を
t1＞t2とした点である。これは、出力段２の負荷
を重くする、トランジスタサイズを小さくする等
によりその駆動能力を低下させるが、及び又は逆
に位相補償回路の増幅器４の駆動能力を上記と逆
の手法で増すことで実現される。
このようにすれば、出力段２のポールf1と位相
補償回路４のポールf2との間にはf1＜f2なる関係
が成立するので、出力段では位相補償回路より先
に（周波数f1以内で）動作しなくなる。この結果
前記条件を満足する周波数ｆ即ちｆ＜f1でありし
かもｆ＞f2である周波数ｆは実在しない。従つ
て、電源に高周波雑音があつてもそれが増幅され
て出力端ＶOUTに現われることはない。第２図ｂ
の回路は出力段２を高利得のゲイン段２ａとイン
ピーダンス変換用のバツフア２ｂに分けたもので
あり、動作は第２図ａと同様である。次に第３図
を参照して具体例を説明する。
補償回路４のポールf2との間にはf1＜f2なる関係
が成立するので、出力段では位相補償回路より先
に（周波数f1以内で）動作しなくなる。この結果
前記条件を満足する周波数ｆ即ちｆ＜f1でありし
かもｆ＞f2である周波数ｆは実在しない。従つ
て、電源に高周波雑音があつてもそれが増幅され
て出力端ＶOUTに現われることはない。第２図ｂ
の回路は出力段２を高利得のゲイン段２ａとイン
ピーダンス変換用のバツフア２ｂに分けたもので
あり、動作は第２図ａと同様である。次に第３図
を参照して具体例を説明する。
第３図は第２図ａの演算増幅器をMOSトラン
ジスタで構成したもので、トランジスタT1〜T5
が差動回路１を、またトランジスタT6，T7が出
力回路２を、さらにトランジスタT8，T9が位相
補償回路の反転出力を生じる増幅器４を構成す
る。差動回路１のトランジスタT1は制御電圧ＶA
が印加された定電流源であり、またトランジスタ
T2とT3、T4とT5はそれぞれサイズ（Ｗ／Ｌ）が
等しい。トランジスタ対T2，T3は入力電位差を
検出するものであり、またトランジスタT4は初
段の入力レベルＶFの中心値を決定するものであ
る。このトランジスタT4はダイオード接続され
ているので、応答性が大であり、電源−ＶSに高
周波雑音が生じるとそれが前述のf1以上のもので
あつても、節点ＶDに同相の雑音を生ずる。出力
回路２のトランジスタT6は制御電圧ＶCが印加さ
れる定電流源であり、またT7は飽和領域で動作
するトランジスタである。出力端ＶOUTに雑音の
影響が出ないためには、差動回路１の出力ＶEが
電源−ＶSの雑音と同相で変化すればよい。この
目的を達成するのが位相補償回路であり、そのト
ランジスタT8は制御電圧ＶBが印加された定電流
源、T9は出力ＶEが印加されるドライバである。
ジスタで構成したもので、トランジスタT1〜T5
が差動回路１を、またトランジスタT6，T7が出
力回路２を、さらにトランジスタT8，T9が位相
補償回路の反転出力を生じる増幅器４を構成す
る。差動回路１のトランジスタT1は制御電圧ＶA
が印加された定電流源であり、またトランジスタ
T2とT3、T4とT5はそれぞれサイズ（Ｗ／Ｌ）が
等しい。トランジスタ対T2，T3は入力電位差を
検出するものであり、またトランジスタT4は初
段の入力レベルＶFの中心値を決定するものであ
る。このトランジスタT4はダイオード接続され
ているので、応答性が大であり、電源−ＶSに高
周波雑音が生じるとそれが前述のf1以上のもので
あつても、節点ＶDに同相の雑音を生ずる。出力
回路２のトランジスタT6は制御電圧ＶCが印加さ
れる定電流源であり、またT7は飽和領域で動作
するトランジスタである。出力端ＶOUTに雑音の
影響が出ないためには、差動回路１の出力ＶEが
電源−ＶSの雑音と同相で変化すればよい。この
目的を達成するのが位相補償回路であり、そのト
ランジスタT8は制御電圧ＶBが印加された定電流
源、T9は出力ＶEが印加されるドライバである。
前述したように位相補償回路の増幅器（インバ
ータ）４のポールf2を出力段２のポールf1より高
くしたので、つまりt1＞t2としたので節点電位ＶE
の影響は出力端ＶOUTより先に増幅器４の出力端
ＶFに出る。従つて、ＶEと−ＶSとの電位差が小
さくなればトランジスタT9のゲート電圧が低下
するので、トランジスタT8が規定する一定の電
流を流すためにＶFの電位が上昇する。この結
果、容量Ccを通したＶEの電位が高い方へ補償さ
れる。逆にＶEと−ＶSとの電位差が拡大すればＶ
Fの電位が低下し、ＶEの電位が低い方へ補償され
る。つまりＶEと−ＶSとの電位差は常に一定に保
たれるので、ＶOUTには位相補償回路が働らくf2
以下の周波数範囲では雑音の影響が現われない。
またｆ＞f1の高周波電源雑はf1以上で出力回路２
が応答しなくなるので、同様にＶOUTには現われ
ない。従つて、f2＞f1であるから電源−ＶSの雑音
はいかなる周波数であつても出力端ＶOUTに現わ
れないことになる。
ータ）４のポールf2を出力段２のポールf1より高
くしたので、つまりt1＞t2としたので節点電位ＶE
の影響は出力端ＶOUTより先に増幅器４の出力端
ＶFに出る。従つて、ＶEと−ＶSとの電位差が小
さくなればトランジスタT9のゲート電圧が低下
するので、トランジスタT8が規定する一定の電
流を流すためにＶFの電位が上昇する。この結
果、容量Ccを通したＶEの電位が高い方へ補償さ
れる。逆にＶEと−ＶSとの電位差が拡大すればＶ
Fの電位が低下し、ＶEの電位が低い方へ補償され
る。つまりＶEと−ＶSとの電位差は常に一定に保
たれるので、ＶOUTには位相補償回路が働らくf2
以下の周波数範囲では雑音の影響が現われない。
またｆ＞f1の高周波電源雑はf1以上で出力回路２
が応答しなくなるので、同様にＶOUTには現われ
ない。従つて、f2＞f1であるから電源−ＶSの雑音
はいかなる周波数であつても出力端ＶOUTに現わ
れないことになる。
以上述べたように本発明によれば、位相補償回
路を有効に動作させて演算増幅器のSVRRを改善
することができる。
路を有効に動作させて演算増幅器のSVRRを改善
することができる。
第１図ａ，ｂは従来の演算増幅器の代表例を示
す構成図、第２図ａ，ｂは本発明の異なる実施例
を示す構成図、第３図は第２図ａの具体例を示す
回路図、第４図は演算増幅器の利得および位相特
性の説明図である。 図中、１は差動回路、２は出力回路、４は位相
補償回路の増幅器、Ccは位相補償容量である。
す構成図、第２図ａ，ｂは本発明の異なる実施例
を示す構成図、第３図は第２図ａの具体例を示す
回路図、第４図は演算増幅器の利得および位相特
性の説明図である。 図中、１は差動回路、２は出力回路、４は位相
補償回路の増幅器、Ccは位相補償容量である。
Claims (1)
- １ 正負入力端を備える差動回路と、該差動回路
の出力端に入力端を接続した出力回路と、該出力
端に入力端を接続されて反転出力を生じる位相補
償回路の増幅器と、該増幅器の出力端と該差動回
路の出力端との間に接続された位相補償容量とを
備え、かつ前記出力回路の遅れ時間より前記位相
補償回路の増幅器の遅れ時間を小さく設定してな
ることを特徴とする演算増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9137080A JPS5717205A (en) | 1980-07-04 | 1980-07-04 | Operational amplifier |
| IE1406/81A IE51934B1 (en) | 1980-07-04 | 1981-06-24 | Operational amplifier |
| DE8181303003T DE3161586D1 (en) | 1980-07-04 | 1981-07-01 | Operational amplifier |
| EP81303003A EP0043699B1 (en) | 1980-07-04 | 1981-07-01 | Operational amplifier |
| US06/279,596 US4431973A (en) | 1980-07-04 | 1981-07-01 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9137080A JPS5717205A (en) | 1980-07-04 | 1980-07-04 | Operational amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717205A JPS5717205A (en) | 1982-01-28 |
| JPS624005B2 true JPS624005B2 (ja) | 1987-01-28 |
Family
ID=14024482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9137080A Granted JPS5717205A (en) | 1980-07-04 | 1980-07-04 | Operational amplifier |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4431973A (ja) |
| EP (1) | EP0043699B1 (ja) |
| JP (1) | JPS5717205A (ja) |
| DE (1) | DE3161586D1 (ja) |
| IE (1) | IE51934B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5775011B2 (ja) * | 2012-02-08 | 2015-09-09 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| JP5865815B2 (ja) * | 2012-10-12 | 2016-02-17 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| JP6291316B2 (ja) * | 2014-03-31 | 2018-03-14 | 株式会社メガチップス | 半導体回路及び増幅回路 |
| DE102019120355B3 (de) * | 2019-07-04 | 2020-10-29 | Elmos Semiconductor Se | HV-Verstärker zur Ansteuerung von Datenleitungen |
| DE102019120354B3 (de) * | 2019-07-04 | 2020-10-29 | Elmos Semiconductor Se | Eingangsstufe eines HV-Verstärkers zur Ansteuerung von Datenleitungen |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4034306A (en) * | 1976-04-16 | 1977-07-05 | Linear Technology Inc. | D.C. amplifier for use with low supply voltage |
| US4163908A (en) * | 1977-08-22 | 1979-08-07 | Motorola, Inc. | Bias circuit for complementary transistors |
| US4315223A (en) * | 1979-09-27 | 1982-02-09 | American Microsystems, Inc. | CMOS Operational amplifier with improved frequency compensation |
-
1980
- 1980-07-04 JP JP9137080A patent/JPS5717205A/ja active Granted
-
1981
- 1981-06-24 IE IE1406/81A patent/IE51934B1/en not_active IP Right Cessation
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- 1981-07-01 EP EP81303003A patent/EP0043699B1/en not_active Expired
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