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JPS6238590A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS6238590A
JPS6238590A JP60178316A JP17831685A JPS6238590A JP S6238590 A JPS6238590 A JP S6238590A JP 60178316 A JP60178316 A JP 60178316A JP 17831685 A JP17831685 A JP 17831685A JP S6238590 A JPS6238590 A JP S6238590A
Authority
JP
Japan
Prior art keywords
sram
row
data
dram
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60178316A
Other languages
English (en)
Inventor
Hirohiko Mochizuki
望月　裕彦
Yoshihiro Takemae
義博 竹前
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60178316A priority Critical patent/JPS6238590A/ja
Publication of JPS6238590A publication Critical patent/JPS6238590A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　妥〕 高速転送手段？内蔵した記憶装置であって、同一チップ
上にＤＲＡＭ　、　ＳＲＡＭと１両者のいずれか一方か
ら他方（ニ一度に１行のデータを転送する手段を設け、
ＳＲＡＭがキャッシュメモリに見えるようにする。
〔産業上の利用分野〕
本発明は高速転送手段を内蔵した半導体記憶装置（；係
り、特に同一チップ上＋：　ＤＲＡＭ　（ダイナミック
・ランダム・アクセス・メモリ）とＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）を有する記憶装置
に関する。
〔従来の技術〕
従来、キャッシュメモリを構成するには１個別に高速メ
モリを必要とし、メインメモリとキャッシュメモリとの
データ転送のためにバスを設けなければならずその構成
が複雑であった。
一方、半導体記憶装置に高速転送手段を内蔵せしめ１チ
ツプ化することが、考えられている。所謂２ボー）　Ｒ
ＡＭやＳＣＲＡＭ等であり、第７図及び第８図に七の概
安図乞示している。
第７図の２ボ一トＲＡＭは、ＤＲＡＭｌと、１行のデー
タ、例えば図示３の行のデータ乞続出して、転送手段Ｔ
により一度にシフトレジスタ２に転送し、ＤＲＡＭのア
ドレスから先頭番地を与えることによりシフトレジスタ
に格納された１行分のデータがシフトレジスタのクロッ
クに応じてサイクリックに順にボートＰ２に出力する。
−万ＤＲＡＭ１のボートＰ１からも通常のようにデータ
を読出すことができ、この記憶装置は出力のボートが２
つあることから２ポー）　ＲＡＭと呼ばれる。
第８図のＳＣＲＡＭは、１がＤＲＡＭ領域で、４がセン
スアンプのラツｆｔ表わし、５がスタックなコラムデコ
ーダである。１行、例えば５の行を続出し、センスアン
プのラツｆ４に該データをラツｔし、スタティック回路
で構成したコラムデコーダで１行のうちいずれかのワー
ドを出力させる。この場合出力ポートは１つしかない。
〔発明が解決しようとする問題点〕
ところが、第７図の２ボ一トＲＡＭでは、シフトレジス
タ２のデータはランダムに取出すことができないためこ
れ！キャッシュとして利用することはできない。また第
８図のＳＣＥＡＭは、高速ランダム・アクセス可能なの
はラツｔされた１行だけであり、これをキャッシュとし
て使用するには十分ではない。
〔問題点を解決するための手段〕
本発明では第１図のように、同一の半導体基板上にＤＲ
ＡＭ１１とＳＲＡＭ１２を設け、さらに、該ＤＲ厨１１
又はＳＲＡＭ１２の１行のデータをＳＲＡＭ又はＤＲＡ
Ｍに転送する手段１３と５ＲＡＩＩ専用の追加アドレス
ビットを持たせ、ＳＲＡＭがキャッシュとして機能する
ようにする。
〔作　用〕
第１図の概念図の例示では、ＤＥＡＭ　１１が５１２行
。
５１２列で、ＳＲＡＭ１２が１６行、５１２列１；構成
してあり、ＤＥＡＭ側の情報１６行分を一度に１行ずつ
ＳＲＡＭ１２に転送できる。該転送されたＳＲＭ５２の
情報はＤＲＡＭの列アドレスと前記のＳＲＡＭ専用の追
加アドレスを用いて高速に続出子ことができる。
また一方、ＳＲＡＭ　１２　Ｃ高速にデータ全書込んで
おき、該データ全データ転送手段を介して１行Ｙ　一度
ζ二ＤＲＡＭ１１ｆ＝転送して書込むこともできる。
〔実施例〕
第２図に本発明の実施例の構成図を示している。
図Ｃ二おいて、第１図と同様にＤＥＡＮセルアレイ２１
は５１２　Ｘ５１２　、５ＲＡｋｆセルフ’　Ｌ／（２
２ハ５１２　Ｘ　１６としてあり、両者間にデータトラ
ンスファゲート５０が設けられている。２５　、２５は
それぞれＤＲＡＭ　１１のコラムデコーダ及びセンスア
ンプ・Ｉ１０ゲートであり、２４　、２６はＳＲＡＭ１
２のコラムデコーダ及びＩ１０ゲートである。また２７
はＤＲＡＭのロウデコーダ、２８はＳＲＡＭのロウデコ
ーダである。ＡＯ〜Ａ８はＤＲＡＭのアドレスであり、
コラムアドレスバッファ５５及びロウアドレスバッファ
５６でそれぞれコラムアドレス及びロウアドレスが取込
まれ、コラムアドレスはＤＲＡＭのコラムデコーダ２５
とＳＲＡＭのコラムデコーダ２６（：共通に与えられ、
ロウアドレスはＤＲＡＭのロウデコーダ２７Ｃ；与えら
れる。Ａ９〜ＡＩ２はＳＲＡＭ専用のロウアドレスであ
って、ＳＲＡＭのロウアドレスバッファ４０　’ａ’介
してロウデコーダ２８Ｃ：与えられる。３１　、３３は
ＤＲＡＭの出力及び入カバソファであり、５２．！４は
ＳＲＡＭの出力及び入力バッファである。第２図の下方
の６１　、６２はそれぞれＤＲＡＭ用各種コントロール
部。
ＳＲＡＭ用各種コントロール部ヲ表わし、５１はデータ
トランスファゲートのコントロール部である。
６１のＤＥＡＭ用のコントロール部（＝はＲＡＳ　（ロ
ウアドレス取込みタイミング）、ＣＡＳ（コラムアドレ
ス取込タイミング）及びＷＥｌ（ライトタイミング）が
与えられ、ＳＲＡＭ用のコントロール部６２にはｃｇ　
（スタティック系の回路を活性化するタイミング）　、
　ＷＥｌ　（ライトタイミング）及びＯＥ　（出力タイ
ミング）の各コントロール信号が与えられる。またデー
タトランスファコントロール部５１１：はＴＲ（データ
トランスファタイミング）のコントロール信号が与えら
れる。
第３図は第２図のコラム方向の回路部分を表わしており
、第２図と同一部分は同一番号で指示しである。
本実施例の動作モードは大別して次の４モードである。
■　ＤＲＡｋｆ側の書込み、読出し。
■　ＳＲＡＭ側の書込み、読出し。
■　ＤＲＡＭ側のデータをＳＲＡＭに送る。
■　ＳＲＡＭ側のデータをＤＥＡ＃二送る。
以下これらの各モードを第４図のタイムチャートや第５
図、第６図の波形図と共：二説明する。
■のＤＲＡＭの書込み、読出しは普通のＤＲＡＭと同等
である。この際ＴＲは“Ｈ″、　ＣＥは“Ｈ”であり、
トランスファゲート５０は閉じ、ＳＲＡＭ側は活性化さ
れない。
■のＳＲＡＭの書込み、読出しモードではＴＲは“Ｈ”
のままでトランスファゲート５０が閉じたままで通常の
ように行なわれる。このとき、第４図のように、ＣＥは
“Ｌ”となる。
■ＤＲＡＭ側のデータをＳＲＡＭに送るモード第５図参
照すると、まずＴＲが下がり、これをデータトランスフ
ァコントロール部５１でラッテしておく。
次にＲＡＳが下がり、通常のリードサイクルと同じ＜　
ＤＥＡＭ型セルアセルアレイｌの電圧が上がり、セルの
データがビット線ＢＬ　、　ＥＬ　ｌ二出て（る。第５
図ではＢＬが“Ｌ″レベルしておりＥＬが下がる。
このときセンスアンプはＳＡＥが下がり活性化している
。次にＳＲＡＭの書込みたい行をロウアドレス（Ａ９〜
Ａ１２．追加のアドレスビット）で選び、当該選ばれた
行のワード線ＷＬαの電位が上がる。
次にデータトランスファゲートの出力ＴＲが上がり、ト
ランスファゲート５０が開いてＤＲＡＩＩからＳＲＡＭ
にデータが転送され、５ＲＡＩＩＩのビット線ＥＬ、Ｂ
Ｌの電圧が逆転しく始め図示のようにＢＬが反転し、５
ＲＡＩＩの書込みが完了する。このようにして、ＤＲＡ
Ｍ側のデータを一度に１行ずつＳＲＡＭに転送してＳＲ
ＡＭに書込むことができる。
この■のモードにおいて、　ＳＲＡＭのワード線Ｗαや
ｗｂ等のロウアドレスは、ＤＲＡＭのＲＡＳのタイミン
グで取込むように構成している（第４図参照）関係でＡ
Ｏ〜Ａ８にさらに追加のＡ９〜Ａ１２の４ビツトのアド
レスビットが必要１＝なる。
このようにして書込まれたＳＲＡＭの読取り時には、第
４図のとと（ＣＢが下がり、ＳＲＡＭ側を活性化し、　
ＡＱ〜Ａ８のコラムとＡ９〜Ａ１２のロウの各アドレス
を使ってセルのデータを読出丁。なお、するようにして
も良い（第４図ＣＡＳの破線のように立下げる）。
■ノＳＲＡＭ側のデータをＤＲＡＭに送るモードにおい
ては、第６図のごと＜：　ＴＲ、ＷＥｌを下げ、これら
が下がったことをデータトランスファコントロールｉ　
５１　及ヒＤＲＭ用コントロール部６１ｃラッテしてお
（。次にＳＡＥでセンスアンプを切っておき、ビット線
ＢＬ　、　ＢＬ　ｆプリチャージしておく。
次に、ＳＲＡＭの追加アドレスビットＡ９〜Ａ１２で選
ばれた行のワード線（ＷＬαとする）の電位を上げ、そ
の行のＳＥＡＭセルの内容（Ｎα、Ｎα）１：対応した
電圧を各列毎に出しておく。ここでデータトランスファ
コントロール部５１はデータトランスファゲート５０の
ゲート電圧ＴＲｆ７立上げ、該ゲート５０￥開く。それ
により、ＥＬ　、　ＢＬ　ｔ：成る程度差がついたとこ
ろでＳＡＥ　ｌ：下げセンスアンプ２５を活性化し、ビ
ット線間の差電圧を十分大きくしたところで、アドレス
ピッ）ＡＯ〜Ａ８で選ばれた所定の行のＤＲＡ）ｙｆの
ワード線ＷＬ１の電位を上げて、これに属するＤＲＡＭ
のセルにデータ音１込む（データＮ１）。
この■の書込みモードによれば、ＳＲＡＭの方に次々に
高速：ニデータ？書込んでおき、一度に１行分を転送し
てＤＲＡＭ　Ｉ：書込むことができ、ＤＲＡＭの通常の
書込みモードのようにリセット、書込み。
リセットの繰返しナイクルで書込むより、はるかに高速
で書込むことができる。
以上、実施例を示したが、本発明は種々変形でき、例え
ば、第２図のＳＲＡＭ側のコラムデコーダ２６とＤＲＡ
Ｍ側のコラムデコーダ２３は１つにして兼用するように
しても良い。またＳＲＡＭとＤＲＡＭのデータバスも１
つにして共用することができる。
〔発明の効果〕
以上から明らかなごとく、本発明Ｃ二よれば、同一半導
体基板上ＣＤＲＡＭとＳＲＡＭを設け、ＳＲＡＭをキャ
ッシュとして利用することができ、従来のキャッシュメ
モリのよ５に、データの転送用のバスが不用となり、し
かも一度Ｃ二１行のデータを転送することで転送ビット
数を従来より多くすることも可能になる。
【図面の簡単な説明】
弔１図は本発明の概念図。 第２図は実施例の構成図、 第５図は実施例の回路図（部分図）。 第６図はＳＲＡＭからＯＲＡＭへのデータ転送の波形図
。 第７図、第８図はそれぞれ従来例の概要を示す平面図で
ある。 主な符号 １１・・・ＤＲＡＩｄ １２・・・ＳＲＡＭ １３・・・データ転送手段

Claims (1)

  1. 【特許請求の範囲】 １、同一半導体基板上に、ダイナミック・ランダム・ア
    クセス・メモリとスタティック・ランダム・アクセス・
    メモリとを備え、且つ両メモリ間に一度に１行のデータ
    を両者のいずれか一方から他方へ転送する手段を備える
    ことを特徴とする半導体記憶装置。 ２、前記スタティック・ランダム・アクセス・メモリの
    所定行の選択用に専用のアドレスビットを持たせたこと
    を特徴とする特許請求の範囲第１項記載の半導体記憶装
    置。
JP60178316A 1985-08-13 1985-08-13 半導体記憶装置 Pending JPS6238590A (ja)

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