JPS6235137B2

JPS6235137B2 -

Info

Publication number: JPS6235137B2
Application number: JP54129715A
Authority: JP
Inventors: Yukihiro Nishiguchi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-10-08
Filing date: 1979-10-08
Publication date: 1987-07-30
Also published as: JPS5654542A

Description

【発明の詳細な説明】本発明は表示機能を有するデータ処理装置に関
する。

近年大規模集積回路（LSL）技術の発達により
単一チツプ上にデータ処理機能を有するマイクロ
コンピユータの応用範囲が急速に広まり、一般消
費者を対象にした民生用機器にも広く適用され、
ほとんどは１チツプマイクロコンピユータで制御
可能である。この様な民生用機器の出力装置とし
ては比較的安価なLED（発光ダイオード）、螢光
表示管等の表示装置が最も多く使用されている。

一方、マイクロコンピユータが表示装置を駆動
するためには、どの桁に何を表示させるかという
桁信号およびセグメント信号を発生させなければ
ならず、そのためのハードウエア機構は非常に煩
雑である。従つて、別に表示制御装置を使用すれ
ば、マイクロコンピユータからは表示制御装置に
対して表示用データを転送するだけでよいので、
マイクロコンピユータの表示制御機能を省略でき
るが、外付け用としての表示制御装置が必要とな
り、価格が高くなるという欠点がある。このた
め、比較的安価で製造できるマイクロコンピユー
タに桁信号及びセグメント信号を発生させ、更に
表示装置を制御できる機能を搭載させる必要があ
る。

従来表示機能を有するマイクロコンピユータと
しては、電子式卓上計算機のように表示専用のハ
ードウエア、即ち桁信号を発生させるための桁信
号カウンタと、桁信号に同期したセグメント信号
を発生させる機構、及びこれらの表示信号を制御
する表示制御機構とを有し、ソフトウエアの介在
なしに表示処理を行なうものがある。しかしなが
ら、電子式卓上計算機は表示装置が限定されてい
るため、表示パターンが固定でまた表示桁数も一
定でよく汎用性に欠ける。また、表示の専用ハー
ドウエアは、表示信号が出力されるポート（入出
力端子を含む）を表示以外の目的で使用すること
はできず表示処理を行なわない場合であつても、
前記表示用機構を表示以外の他のデータ処理に使
用することができず、特に端子数に制限のあるマ
イクロコンピユータでは、使用効率が非常に低下
するという欠点があつた。

又、上述とは別に、表示用専用ハードウエアの
代わりにプログラム処理、所謂ソフトウエアを用
いて表示処理を行なうマイクロコンピユータも提
供されている。これはソフトウエア制御のため、
表示信号が出力されるポートをプログラムにより
自由に他の処理に使用できるが、表示処理と他の
データ処理とを時分割に実行しなければならな
い。従つて全桁信号の走査周期に対して、１つの
桁信号が付勢されている期間の割合（以下、表示
デユーテイという）が所定の値を越えて設定され
ると、表示のちらつきおよび輝度低下を招いて表
示品質を著しく低下させる。従つて表示用制御プ
ログラムを作成する場合、プログラムは桁信号の
周期と表示デユーテイとを常に念頭において作成
しなければならず極めて因難な作業性を要した。
即ちソフトウエア処理においては、桁信号の周期
に合わせて制御プログラムを分割し、分割した制
御プログラムの間で表示信号を作成できるよう
に、桁信号の周期を計算して表示信号を作成する
表示処理プログラムを制御プログラム中に挿入す
るという繁雑な制御が付加されなければならな
い。従つて制御プログラムが表示処理のために中
断するばかりでなく、プログラム全体の開発期間
（処理期間）が長くなるという欠点があつた。ま
た、制御プログラムと表示処理プログラムとを時
分割に実行する場合、制御プログラムの実行時間
によつて表示デユーテイが変化し、制御プログラ
ムの実行時間が長い場合には表示デユーテイは極
端に小さくなり、明瞭な表示ができなくなる欠点
があつた。また、表示処理プログラムを制御プロ
グラム中に挿入することによりプログラム全体の
処理時間の増加を持たらし、これを克服するため
にマイクロコンピユータの動作周波数を速くした
場合には消費電力が著しく増大してしまう。特
に、民生用機器においてはしばしば電池を電源と
して使用する場合や停電時のバツクアツプの問題
があり消費電力が多いということは非常な欠点で
あつた。

本発明の目的は上記欠点を除去し、表示機能を
有しかつ汎用性のあるデータ処理装置を提供する
ことにある。

更に、本発明の他の目的は、表示処理に使用さ
れる入出力端子を表示以外の他のデータ処理に使
用できる新規なデータ処理装置を提供することで
ある。

本発明は表示処理と通常のデータ処理とを実行
するデータ処理装置において、表示用データとデ
ータ処理用データとをともに記憶するメモリと、
表示用データを前記メモリから読み出す第１のア
ドレス指定回路と、データ処理用データを前記メ
モリから読み出す第２のアドレス指定回路と、通
常のデータ処理時の各命令マシンサイクルにおい
て前記メモリが使用されない期間クロツク出力を
発生するクロツクタイミング回路と、前記クロツ
ク出力の発生期間前記第１のアドレス指定回路と
前記メモリとを接続する第１のゲートと、前記ク
ロツク出力のない期間前記第２のアドレス指定回
路と前記メモリとを接続する第２のゲートと、前
記第１のアドレス指定回路の出力を外部にある表
示部に桁信号として出力するポートと、該ポート
に接続されデータ処理によつて作成された外部へ
出力されるときデータを前記クロツク出力が発生
される前に格納するレジスタと、モード指定部と
を含み、前記クロツク出力が発生され前記第１の
アドレス指定回路と前記メモリとが前記第１のゲ
ートを介して接続される期間、前記モード指定部
からの出力によつて前記第１のアドレス指定回路
の動作を停止せしめ、前記ポートからは前記レジ
スタに格納されているデータを出力することを特
徴とするものである。

以下に図面を参照して本発明を詳細に説明す
る。

第１図は本発明の一実施例を示すデータ処理装
置のブロツク図で、１チツプのLSIで構成された
マイクロコンピユータ１は、制御プログラムを記
憶するROM2と、このアドレスを指定するプログ
ラムカウンタ３と、サブルーチンをコールした場
合にプログラムカウンタ３の内容を退避させるス
タツクレジスタ４と、ROM２からの出力データ
を解読する命令デコーダ５と、算術および論理演
算を行なうALU６と、演算に使用されるレジス
タとしてのアキユムレータ（ACC）７と、ALU
６で演算した結果キヤリーが発生すればセツトさ
れるキヤリーフラグ８と、RAM１３のアドレス
を指定して指定したアドレスとデータバス２５と
の間でデータの転送を行なうために使用されるデ
ータポインタ９と、データポインタ９または桁信
号カウンタ１０の出力をデコードしてRAM１３
のアドレスを選択するRAMアドレスデコーダ１
１と、ROM内容を解読する命令デコーダ５から
の制御信号によりRAM１３からデータをデータ
バス２５に読出したり、データバス２５から
RAM１３にデータを書込んだりする働きをする
ゲート回路１２とを含む。RAM１３はデータを
記憶し、桁信号カウンタ１０は桁信号を発生さ
せ、またRAM１３のアドレスを指定するカウン
タでクロツクタイミング回路２０からのクロツク
出力でその内容がカウントアツプする。また桁信
号カウンタ１０は付加されたモードレジスタＡ２
１、モードレジスタＢ２２によつても制御され
る。インバータ１４はクロツクタイミング回路２
０の出力を反転させて、ゲート１５とゲート１６
の開閉状態を相反の関係に制御し、例えばクロツ
クタイミング回路２０の出力が付勢されていない
とゲート１６は閉じ、ゲート１５は開いてデータ
ポインタ９がRAMアドレスデコーダ１１を介し
てRAM１３のアドレスを指定する。またクロツ
クタイミング回路２０の出力が付勢されるとゲー
ト１５は閉じ、ゲート１６は開いて桁信号カウン
タ１０の出力がRAMアドレスデコーダ１１を介
してRAM１３のアドレスを指定する。桁信号デ
コーダ／ポート１８は桁信号カウンタ１０の出力
をデコードして各桁信号を発生させ表示装置（図
示せず）を駆動走査するが、モードレジスタＡ２
１の制御によつて桁信号カウンタ１０のカウント
アツプを停止させた場合は桁信号デコーダ／ポー
ト１８のデコーダの出力はすべて非付勢となり桁
信号の出力はすべて禁止され、かわりに後述する
レジスタ１９の内容が出力できるようになされ
る。この制御は周知のマルチプレクサ回路で行な
うことができ、その切換はモードレジスタＡ２１
の状態によつて規定できる。更に、セグメントポ
ート１７にはクロツクタイミング回路２０の出力
が付勢されてゲート１５が閉じて桁信号カウンタ
１０がRAM１３のアドレスを指定したときに指
定されたアドレスの内容が書込まれる。レジスタ
１９はデータバス２５からデータを一時記憶保持
し、桁信号デコーダ／ポート１８の出力ビツトと
同数のビツト数をもち、デコーダの各出力とマル
チプレクサ接続される。モードレジスタＡ２１お
よびモードレジスタＢ２２は夫々命令によつてセ
ツトおよびリセツトされるフリツプ・フロツプ
で、モードレジスタＡ２１がリセツトされると、
桁信号カウンタ１０はクロツクタイミング回路２
０の出力が付勢されるタイミングにRAM１３の
アドレスを指定して、セグメントポート１７に
RAM１３の出力データが書込まれる。また、桁
信号デコーダ／ポート１８は桁信号カウンタ１０
の出力をデコードして桁信号を発生させる。ま
た、桁信号カウンタ１０がクロツクタイミング回
路２０の出力により順次カウントアツプされる
と、桁信号が順次更新され表示が実行されるモー
ドとなる。一方、モードレジスタＡ２１がセツト
された場合は、桁信号カウンタ１０はクロツクタ
イミング回路２０の出力が入力されてもカウント
アツプはせずにその時の計数内容を保持したまま
の状態に設定される。また、桁信号デコーダ／ポ
ート１８のデコーダ全出力を非付勢にする。更
に、桁信号カウンタ１０のカウントアツプ動作を
止めることによつてその内容を保持するととも
に、その出力はすべて“１”レベル（もしくは
“０”レベル）になるようにしてこの期間RAM１
３へのアドレスはオール“１”（もしくはオール
“０”）の固定されたアドレスとなる。これは、モ
ードレジスタ２Ａからの信号によつて桁信号カウ
ンタ１０へ供給されるクロツクを禁止するととも
に、その出力のゲート回路を閉じることによつ
て、ゲート回路の出力をすべて“１”（もしくは
“０”）に固定できるからである。次にモードレジ
スタＢ２２がリセツトされると桁信号カウンタ１
０は表示桁数として予め設定されている最大桁数
の計数を繰りかえして表示装置に全桁信号を順次
発生させる。またモードレジスタＢ２２がセツト
された場合は桁信号カウンタ１０は、最大桁数の
半数のみの計数を繰返し、桁信号は半数しか発生
されない。かかる制御は桁信号デコーダ／ポート
１８の全出力を桁信号カウンタ１０の出力とする
モードレジスタＡ２１の出力のうちその半数の出
力モードレジスタＢ２２のセツト出力によつて禁
止するようにゲート制御すればよい。例えば最大
８桁の桁信号数を設定されていた場合に、モード
レジスタＢ２２がセツトされると１〜４桁の桁信
号が繰返し桁信号デコーダ／ポート１８から出力
されるのみである。したがつて、残り（５〜８
桁）の桁信号は発生されず、それに対応する桁信
号デコーダ／ポート１８のデコーダ出力も非付勢
のままである。クロツクおよびシステムタイミン
グ信号を発生するクロツクタイミング回路２０
は、桁信号カウンタ１０に対するカウントアツプ
信号の転送と、インバータ１４、ゲート１５およ
びセグメントポート１７とを制御して桁信号カウ
ンタ１０で指定したアドレスに基づいてRAM１
３の内容をセグメントポートに書込む制御を行な
う。更に制御回路２３は各ブロツクの状態やフラ
ツグの判定およびプログラムの分岐等の制御を行
なう。Ｉ／Ｏポート２４はマイクロコンピユータ
１と外部周辺装置との間でデータ転送を行なう。

次に第２のシステムタイミング図を参照して本
実施例の動作を説明する。

１命令サイクルはT₁T₂T₃の３つのタイミング
周期で構成されている。例えば、データポインタ
９でアドレス指定したRAM１３の内容をACC７
に格納して、データポインタ９の内容を１だけ増
加する（以下、インクリメントという）命令は、
T₁タイミング周期において、データポインタ９
でアドレス指定したRAM１３の内容をゲート回
路１２を介してデータバス２５に読出す。次に
T₂タイミング周期で、データバス２５の内容を
ACC７に書き込む。更にT₃タイミング周期で
は、データポインタ９の内容をデータバス２５上
に読出し、ALU６でその内容をインクリメント
して再びデータポインタ９に書込む動作を行な
う。即ち、T₁及びT₂タイミングはRAM１３の内
容を読出したり、RAM１３にデータを書き込ん
だりするタイミングで、T₃タイミングはRAM１
３を使用しない処理、例えば制御回路２３の判定
や、キヤリーフラツク８のセツト、あるいはデー
タポインタ９のインクリメント等のようなデータ
処理を行なうように構成されている。

従つて、このT₃タイミング周期でクロツクタ
イミング回路２０からクロツク信号を転送するこ
とによりゲート１５を閉じて桁信号カウンタ１０
からRAM１３のアドレス指定を実行できる。ま
たセグメントポート１７には、この期間内で
RAM１３から読み出された内容が書き込まれ
る。今、モードレジスタＡ２１をリセツトして表
示前に予め表示すべき桁信号に対応したセグメン
トデータを桁信号カウンタ１０が指定するRAM
１３のアドレス値に設定しておけば、各命令の
T₃タイミングで、RAM１３に設定されているセ
グメントデータをセグメントポート１７が読込ん
で桁信号走査に同期して表示すべきセグメント信
号を出力する。また桁信号カウンタ１０はカウン
ト出力を常に桁信号デコーダ／ポート１８に出力
しているので、この桁信号が出力されている期間
はセグメントポート１７と桁信号デコーダ／ポー
ト１８とは外部表示装置を駆動して表示を行な
う。即ち、桁信号カウンタ１０の内容がカウント
アツプされ、表示桁が更新されると、更新された
内容がRAM１３のアドレス指定として使用され
るので、更新された桁信号に対応するセグメント
データがRAM１３からT₃タイミングにおいて取
り出されセグメントポート１７に書込まれセグメ
ント信号して表示装置に出力され、データ処理と
表示処理とが時分割に行なわれる。

ここでRAM１３内の桁信号カウンタ１０が指
定するアドレス値にセグメントデータを記憶させ
る手段としては、RAM１３を操作する命令群を
用いて所定のアドレス値にセグメントデータを書
き込んでもよいし、あるいは、表示すべきデータ
が得られた段階で、その表示データをプログラム
カウンタ３に設定して、表示データをアドレスと
するROM２の所定のアドレスに予めセグメント
データを格納させておき、このROM２からデー
タバス２５を介してセグメントデータを読出して
RAM１３に書込み、所謂テーブル参照命令を使
用してもよい。

次にモードレジスタＡ２１がセツトされると桁
信号カウンタ１０はそのままの内容を保持してカ
ウントを停止し、桁信号デコーダ／ポート１８か
らは桁信号が発生されず、レジスタ１９からの制
御によつて桁信号デコーダ／ポート１８は表示処
理以外のデータ転送ポートとして使用される。ま
たセグメントポート１７にはRAM１３の固定ア
ドレスの内容が出力されており、表示禁止期間中
はアドレスオール“１”（もしくはオール“０”）
がRAM１３に供給される。従つて、T₁，T₂の期
間にRAM１３のアドレスホール“１”（もしくは
オール“０”）の位置に外部に出力したいデータ
を書き込んでおけば、表示禁止中はそのデータを
セグメントポート１７を介して外部へ出力するこ
とができる。

従つて、モードレジスタＡ２１をセツトするこ
とにより桁信号カウンタ１０をそのままの状態で
停止させ、表示を一時中断することができる。こ
の時、桁信号デコーダ／ポート１８もしくはセグ
メントポート１７を表示以外の目的のポート、例
えばキーボード等に対するキースキヤン信号出力
ポート等に使用することができる。一方桁信号カ
ウンタ１０は停止直前の内容を保持しているの
で、その後モードレジスタＡ２１をリセツトする
ことにより、中断直前の状態から引き続き表示処
理を再開できる。従つて表示途中で表示を一時中
断してもこの間に桁信号が更新されることはな
く、再び表示処理を再開してもある桁が表示され
なくて桁間で表示デユーテイが異なるというよう
な現象はなく連続した表示が実行できる。

第３図はセグメントポート１７を汎用ポートと
して使用した一実施例での桁信号とセグメント信
号とのタイミング図である。

いま表示装置に対して第４の桁信号が付勢され
ている間のタイミングにおいてモードレジスタ
Ａ２１がセツトされた場合はタイミングにおい
て第４の桁信号は非付勢となり、また停止前まで
セグメントポート１７から第４の桁信号に対する
セグメント信号が出力されているが、タイミング
直後からRAM１３の固定アドレスの内容が出
力されるのでRAM１３の固定アドレスの内容を
操作することによりセグメントポート１７は汎用
ポートとして使用することができる。またタイミ
ングにおいてモードレジスタＡ２１がリセツト
された場合は、タイミングＢの直後から第４の桁
信号に対するセグメント信号がセグメントポート
１７から出力され、それに続いて第４の桁信号が
再び付勢される。これにより第４桁の表示が再開
され続いて第５桁……と表示が実行される。この
場合、第４の桁信号が付勢されている期間は第３
図に示すとｄの期間であり、この＋の期間
は表示が途中で中断されない第４の桁以外の桁信
号が付勢されている期間と全く同一である。

以上のように表示が途中で中断されても再開後
の表示は連続して実行することができ、かつ表示
中断時に表示用ポート１７，１８を用いて他のデ
ータ処理を実行することも可能となり、入出力端
子を共用することによつて汎用性の高いデータ処
理装置を提供できる。

またモードレジスタＡ２１をリセツトし、モー
ドレジスタＢ２２をリセツトすれば桁信号デコー
ダ／ポート１８からは最大桁数の桁信号が順次出
力されるが、モードレジスタＢ２２をセツトすれ
ば最大桁数の半分の桁信号だけが桁信号デコー
ダ／ポート１８から出力される。この時、桁信号
デコーダ／ポート１８のデコード出力に論理和接
続されているレジスタ１９に所定の転送データを
設定しておけば、レジスタ１９のビツト内容は表
示されない桁信号のポートから外部へ出力するこ
とができる。即ち、最大桁数の半分の桁信号デコ
ーダ／ポート１８の出力ビツトは汎用ポートとし
て使用することができる。

また、モードレジスタＡ２１がリセツトされ表
示が実行されている場合でも、データポインタ９
から桁信号カウンタがT₃タイミングで指定する
RAM１３のアドレス値にT₁およびT₂タイミング
期間中に、このアドレス値のセグメントデータを
変更することにより表示処理を実行しながら表示
データの変更ができる。

更に、モードレジスタＡ２１がリセツトされ、
モードレジスタＢ２２がセツトされている状態で
は、桁信号カウンタ１０はセグメントデータが記
憶されるべきRAM１３のアドレスの半分のみア
ドレス指定を行なうので、他のアドレス値は内部
演算で使用するデータの記憶アドレスとして使用
することができRAMを有効に利用することがで
きる。更にこの場合は、最大桁数で使用した場合
よりも表示デユーテイ値が大きくなり、その分輝
度が増すという利点がある。

以上のようにモードレジスタＡ２１を用いて表
示を一時中断してその間に桁信号デコーダ／ポー
ト１８もしくはセグメントポート１７を表示以外
の目的の汎用ポートととして使用することがで
き、かつその後、表示を中断前の状態から引き続
き再開することができるので、表示処理に何等支
障を来たすことなくポートの有効利用が可能とな
りデータ処理機能が拡大される。またモードレジ
スタＢ２２をも使用すれば表示桁数を任意に変更
できるので、その分表示に使用しないポートを表
示処理と平行して他のデータ転送ポートとして使
用することができ、それによつて汎用ポートが増
すと共に表示輝度の増加を可能にすることができ
る。

この様に本発明によればRAMの空タイミング
を巧みに利用することにより表示処理機能を低下
させることなく、表示以外の処理も時分割に実行
できかつ表示用ポートの入出力端子を汎用の入出
力端子として使用できる。従つてデータ処理機能
が拡大するのみならず、表示処理及び他のデータ
処理の処理速度が著しく向上する。また、繁雑な
表示処理をソフトウエアの介在なしに行なうこと
が可能となり、表示桁数が少ない表示装置を制御
する場合にはポートの使用効率を大幅に高めるこ
とができ、かつ表示を実行中であつてもその実行
を停止させることなく任意にセグメントデータを
変更することができ表示パターンの変更を極めて
容易なものとすることができる。

またモードレジスタＡ２１およびモードレジス
タＢ２２は命令によつてセツトおよびリセツトを
行なつたが、命令デコーダ５の制御信号によつて
データバス２５の内容を書込むことによりその記
憶データを設定できるようにしてもよい。更にモ
ードレジスタＢ２２はセツトおよびリセツトする
ことにより、出力される桁信号数を２種類（全桁
及び半桁）の値に設定できるようにしたが、この
モードレジスタＢ２２の記憶ビツト数を増加させ
て桁信号数を細かく可変にするようにできること
は明らかで、この場合にはポートの使用効率が更
に高まることは明白である。また、レジスタ１９
は桁信号デコーダ／ポート１８の出力ビツトと同
数のビツト数で構成したが、このビツト数の設定
は適宜変更してもよい。またRAM１３からのセ
グメントデータは専用のデータバス３０を用いて
セグメントポート１７に転送するようにしたが、
データバス２５を使用してデータ転送してもよ
い。更に、本実施例を単一のチツプに集積化して
構成できることは勿論、その一部あるいは任意の
制御ブロツクを別のチツプに形成してそれらを組
み合わせて使用してもよいことは明白である。

なお、本実施例は２つのモードレジスタを用い
て桁信号カウンタとポートとを制御する例を説明
したぎ、ポート１８の全出力を表示に使う場合に
はモードレジスタＢ２２は必ずしも必要ではなく
これを省略してもよいことは明らかである。さら
に、本発明は表示データと通常の処理データとを
同一のメモリ（RAM１３）に記憶せしめ、通常
の処理時にこのメモリをアクセスしない期間を表
示処理期間として割り当てかつこのようにして割
り当てられた期間に表示に優先して外部へデータ
を出力する必要がある場合に対して、表示を一時
中断して外部へデータを出力することができるよ
うにしたもので、しかもその際表示用として割り
当てられているポートを用いて外部へデータを出
力できるようにしたものである。従つて、少なく
ともモードレジスタＡを有し、かつ桁信号カウン
タ１０とデータポインタ９との切換えをクロツク
タイミング回路２０（RAM非アクセス時（Ｔ
３）に出力を発生する回路）で行なうように構成
すれば、上に述べた効果が得られるわけである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図
で、第２図，第３図は夫々その動作タイミング図
である。１……１チツプマイクロコンピユータ、２……
ROM、３……プログラムカウンタ、４……スタ
ツクレジスタ、５……命令デコーダ、６……
ALU、７……ACC、８……キヤリーフラツグ、
９……データポインタ、１０……桁信号カウン
タ、１１……RAMアドレスデコーダＡ、１２…
…ゲート回路、１３……RAM、１４……インバ
ータ、１５……ゲート、１６……ゲート、１７…
…セグメントポート、１８……桁信号デコーダ／
ポート、１９……レジスタ、２０……クロツクタ
イミング回路、２１……モードレジスタＡ、２２
……モードレジスタＢ、２３……制御回路、２４
……Ｉ／Ｏポート、２５……データバス。

Claims

【特許請求の範囲】

１表示処理と通常のデータ処理とを実行するデ
ータ処理装置において、表示用データとデータ処
理用データとをともに記憶するメモリと、表示用
データを前記メモリから読み出す第１のアドレス
指定回路と、データ処理用データを前記メモリか
ら読み出す第２のアドレス指定回路と、通常のデ
ータ処理時の各命令マシンサイクルにおいて前記
メモリが使用されない期間クロツク出力を発生す
るクロツクタイミング回路と、前記クロツク出力
の発生期間前記第１のアドレス指定回路と前記メ
モリとを接続する第１のゲートと、前記クロツク
出力のない期間前記第２のアドレス指定回路と前
記メモリとを接続する第２のゲートと、前記第１
のアドレス指定回路の出力を外部にある表示部に
桁信号として出力するポートと、該ポートに接続
されデータ処理によつて作成された外部へ出力さ
れるべきデータを前記クロツク出力が発生される
前に格納するレジスタと、モード指定部とを含
み、前記クロツク出力が発生され前記第１のアド
レス指定回路と前記メモリとが前記第１のゲート
を介して接続される期間、前記モード指定部から
の出力によつて前記第１のアドレス指定回路の動
作を停止せしめ、前記ポートからは前記レジスタ
に格納されているデータを出力することを特徴と
するデータ処理装置。