JPS6231100A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPS6231100A JPS6231100A JP60170857A JP17085785A JPS6231100A JP S6231100 A JPS6231100 A JP S6231100A JP 60170857 A JP60170857 A JP 60170857A JP 17085785 A JP17085785 A JP 17085785A JP S6231100 A JPS6231100 A JP S6231100A
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- JP
- Japan
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- reading
- memory
- readout
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Links
- 230000006870 function Effects 0.000 claims description 11
- 238000012360 testing method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は論理回路とメモリ回路とが混在するメモリ集積
回路（以下「メモリＩＣ」という）に関する。
回路（以下「メモリＩＣ」という）に関する。
（従来の技術）
メモリＩＣはメモリ回路としてそれぞれ分離して独立し
た構成、例えばメモリカード単位等が考えられ、メモリ
回路部の試験に関しても容易に試験ができるように配慮
が施こされてｒる。
た構成、例えばメモリカード単位等が考えられ、メモリ
回路部の試験に関しても容易に試験ができるように配慮
が施こされてｒる。
近年めざましいＩＣ技術の進歩により論理ＩＣ素子はも
とよｐメモリＩＣ素子も高速となり、大容量化をたどっ
ている。
とよｐメモリＩＣ素子も高速となり、大容量化をたどっ
ている。
メモＩＪＩＯ素子の高速化および大容量化に対応し、ま
た、論理装置の高性能化を実現する手段として、論理Ｉ
Ｃ素子とメモＩＪＩＯ素子を混在させる構成が一般に採
用されるようになってきている。
た、論理装置の高性能化を実現する手段として、論理Ｉ
Ｃ素子とメモＩＪＩＯ素子を混在させる構成が一般に採
用されるようになってきている。
（発明が解決しようとする問題点）
したがって、上記回路中のメモリ回路部の試験を行なう
ために専用の入出力端子を設けたり、メモリ試験にのみ
使用される回路を付加したりしなければならず回路構成
上問題となっていた。
ために専用の入出力端子を設けたり、メモリ試験にのみ
使用される回路を付加したりしなければならず回路構成
上問題となっていた。
本発明の目的は上述の欠点を解決するもので、論理回路
と混在している場合でもメモリ回路の試験のための特別
の手段を設けることなく゛、容易に試験を行なえるメモ
リ集積回路を提供することにある。
と混在している場合でもメモリ回路の試験のための特別
の手段を設けることなく゛、容易に試験を行なえるメモ
リ集積回路を提供することにある。
（問題点を解決するための手段）
前記目的を達成するために本発明によるメモリ集積回路
は行および列に配置された集積回路メモリセルを有し、
外部より与えられたアドレス情報に対応した特定のメモ
リセルから情報を読出し、またはこのメモリセルに外部
より与えられる書込みパルス入力で、外部より与えられ
る書込情報を書込むランダスアクセス集積回路において
、情報読出出力部として、ラッチ回路よりなり、外部よ
り指定するモード切換情報によりモードが切換えられる
読出回路を設け、読出情報スルーモードとシフト機能付
ラッチモードのいずれかを選択できるように構成しであ
る。
は行および列に配置された集積回路メモリセルを有し、
外部より与えられたアドレス情報に対応した特定のメモ
リセルから情報を読出し、またはこのメモリセルに外部
より与えられる書込みパルス入力で、外部より与えられ
る書込情報を書込むランダスアクセス集積回路において
、情報読出出力部として、ラッチ回路よりなり、外部よ
り指定するモード切換情報によりモードが切換えられる
読出回路を設け、読出情報スルーモードとシフト機能付
ラッチモードのいずれかを選択できるように構成しであ
る。
前記構成によれば読出回路で通常の読出情報を出力でき
るとともに切換により読出情報をシフト列の情報として
取出すことができるので試験が容易となり、本発明の目
的は完全に達成される。
るとともに切換により読出情報をシフト列の情報として
取出すことができるので試験が容易となり、本発明の目
的は完全に達成される。
（実施例）
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるメモリ集積回路の実施例を示すブ
ロック図である。
ロック図である。
書込情報入力端子群１２に入力した書込情報は書込情報
バッファ回路２２を通ってメモリセル２０に送られる。
バッファ回路２２を通ってメモリセル２０に送られる。
アドレス情報およびメモリ制御情報はアドレス情報およ
びメモリ制御情報入力端子群１１に入力さｎ１アドレス
バッファ回路およびメモリ制御回路２１を通りメモリセ
ル２０に送られる。アドレスバッファ回路出力で選択さ
れた特定メモリセルにメモリ制御回路で指定された書込
動作または読出動作が行なわれる。
びメモリ制御情報入力端子群１１に入力さｎ１アドレス
バッファ回路およびメモリ制御回路２１を通りメモリセ
ル２０に送られる。アドレスバッファ回路出力で選択さ
れた特定メモリセルにメモリ制御回路で指定された書込
動作または読出動作が行なわれる。
メモリセル２０より読出された読出情報は読出回路２３
に入力する。
に入力する。
読出回路２３では読出回路制御入力端子群１４に入力し
た制御情報によってメモリセル２０より読出された読出
情報をそのまま、読出情報出力端子群１３に出力するか
、読出情報をラッチして読出情報出力端子群１３に出力
するかを制御する。
た制御情報によってメモリセル２０より読出された読出
情報をそのまま、読出情報出力端子群１３に出力するか
、読出情報をラッチして読出情報出力端子群１３に出力
するかを制御する。
また、読出回路制御入力端子群１４の制御情報のシフト
動作指定によって読出回路２３にラッチしていた情報を
読出情報シフト出力端子１５に出力する。
動作指定によって読出回路２３にラッチしていた情報を
読出情報シフト出力端子１５に出力する。
第２図は第１図のブロック図で示した読出回路２３の詳
細図である。
細図である。
読出情報スルー機能モード動作ではメモリセルから読出
された読出情報は読出情報入力１６に入力し、読出シフ
ト情報切換回路４１で選択され、マスタラッチ回路４２
に入力する。
された読出情報は読出情報入力１６に入力し、読出シフ
ト情報切換回路４１で選択され、マスタラッチ回路４２
に入力する。
マスタラッチ回路４２は読出回路制御入力端子群の中の
クロック入力端子３１の指定によりスルー機能モードに
設定されているため、読出情報がその！ま読出情報出力
端子に出力する。
クロック入力端子３１の指定によりスルー機能モードに
設定されているため、読出情報がその！ま読出情報出力
端子に出力する。
読出情報シフト機能付ラッチモード動作では通常の読出
情報出力は上述したスルー機能モード動作の中でクロッ
ク入力端子３１の指定により読出情報をマスタラッチ回
路でラッチする他は同様である。
情報出力は上述したスルー機能モード動作の中でクロッ
ク入力端子３１の指定により読出情報をマスタラッチ回
路でラッチする他は同様である。
シフト機能動作では読出回路制御入力端子群１４の中の
シフトモード指定入力端子３２ヲシフトモードに設定し
、読出シフト情報切換回路４１をシフト情報入力端子３
３から各読出回路４ｏのシフト情報入力および出力を接
続した回路系に設定し、シフト列を構成する。
シフトモード指定入力端子３２ヲシフトモードに設定し
、読出シフト情報切換回路４１をシフト情報入力端子３
３から各読出回路４ｏのシフト情報入力および出力を接
続した回路系に設定し、シフト列を構成する。
スレーブラッチ回路４３にラッチされた読出情報はシフ
ト列を通って読出情報シフト出力端子１５に出力す・る
。
ト列を通って読出情報シフト出力端子１５に出力す・る
。
（発明の効果）
本発明は以上、詳しく説明し友ように読出情報出力部に
、モード切換可能なラッチ回路を有する読出回路を設け
、ラッチ回路を読出情報スルーモードにすることにより
従来と同じ機能として動作し、ラッチ回路をシフト機能
付ラッチモードにすることにより従来と同じ機能として
動作するとともに読出情報全シフト列の情報として取出
すことが可能となる。したがって論理回路とメモリ回路
が混在した回路の試験が容易となり、装置に組込んだと
きのデバッグや障害検出に有効な手段となる効果がある
。
、モード切換可能なラッチ回路を有する読出回路を設け
、ラッチ回路を読出情報スルーモードにすることにより
従来と同じ機能として動作し、ラッチ回路をシフト機能
付ラッチモードにすることにより従来と同じ機能として
動作するとともに読出情報全シフト列の情報として取出
すことが可能となる。したがって論理回路とメモリ回路
が混在した回路の試験が容易となり、装置に組込んだと
きのデバッグや障害検出に有効な手段となる効果がある
。
第１図は本発明によるメモリ集積回路の実施例を示すブ
ロック図、第２図は読出回路の実施例を示すブロック図
である。 １１・・・アドレス情報およびメモリ制御情報入力端子
群 １２・・・書込↑ＮＮ大入力端子 群３・・・読出情報出力端子群 】４・・・読出回路制御入力端子群 １５・・・研出１青報シフト出力端子 】６・・・ｄ出し情報 ２０・・・メモリセル２１・
・・アドレスバッファ回路およびメモリ制御回路 ２２・・・書込みｆ＃報バッファ回路 ２３・・・読出回路 ３１・・・クロック入力端子３
２・・・シフトモード指定入力端子 ３３・・・シフト情報入力端子 ４０・・・１ビツト読出回路 ４１・・・読出シフト情報切換回路 ４２・・・マスタラッチ回路 ４３・・・スレーブラッチ回路
ロック図、第２図は読出回路の実施例を示すブロック図
である。 １１・・・アドレス情報およびメモリ制御情報入力端子
群 １２・・・書込↑ＮＮ大入力端子 群３・・・読出情報出力端子群 】４・・・読出回路制御入力端子群 １５・・・研出１青報シフト出力端子 】６・・・ｄ出し情報 ２０・・・メモリセル２１・
・・アドレスバッファ回路およびメモリ制御回路 ２２・・・書込みｆ＃報バッファ回路 ２３・・・読出回路 ３１・・・クロック入力端子３
２・・・シフトモード指定入力端子 ３３・・・シフト情報入力端子 ４０・・・１ビツト読出回路 ４１・・・読出シフト情報切換回路 ４２・・・マスタラッチ回路 ４３・・・スレーブラッチ回路
Claims (1)
- 行および列に配置された集積回路メモリセルを有し、外
部より与えられたアドレス情報に対応した特定のメモリ
セルから情報を読出し、または、このメモリセルに外部
より与えられる書込みパルス入力で、外部より与えられ
る書込情報を書込むランダスアクセスメモリ集積回路に
おいて、情報読出出力部として、ラッチ回路よりなり、
外部より指定するモード切換情報によりモードが切換え
られる読出回路を設け、読出情報スルーモードとシフト
機能付ラッチモードのいずれかを選択できるように構成
したことを特徴とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170857A JPS6231100A (ja) | 1985-08-02 | 1985-08-02 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170857A JPS6231100A (ja) | 1985-08-02 | 1985-08-02 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231100A true JPS6231100A (ja) | 1987-02-10 |
Family
ID=15912603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170857A Pending JPS6231100A (ja) | 1985-08-02 | 1985-08-02 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785172B2 (en) | 2002-06-27 | 2004-08-31 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
-
1985
- 1985-08-02 JP JP60170857A patent/JPS6231100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785172B2 (en) | 2002-06-27 | 2004-08-31 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
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