JPS62291258A - 画像読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［技術分野］ 本発明は、フォトダイオードアレイにより受光部を構成
した自己走査型ラインイメージセンサを使用する画像読
取装置に関する。

［従来技術］ フォトダイオードアレイにより受光部を構成し、シフト
レジスタとＭＯ５型トランジスタとによりスイッチ回路
を構成して成る自己走査型ラインイメージセンサが知ら
れている。

このようなラインイメージセンサは、上記シフトレジス
タへのスタートパルスがオンするとシフトパルスに同期
して上記トランジスタが順次オンし、各フォトダイオー
ドの接合容量に蓄積された電荷量に応じた信号が画信号
として読み取られるものである。このとき、各画素の画
信号のレベルは対応する上記フォトダイオードの電荷蓄
積時間に比例する。また、上記各フォトダイオードの電
荷蓄積時間は、個々のフォトダイオードから上記蓄積電
荷量が読み取られる周期になる。

そこで、従来は各ラインごとおよび各画素ごとに一定レ
ベルの画信号を取り出すために、上記スタートパルスと
シフトパルスの周期を一定にしなければならなかった。

一方、ファクシミリ装置などの画像読取装置においては
、上記のように取り出した画信号をＣＰＵを用いて１画
素づつ処理する必要がある。しかしながら、小形のファ
クシミリ装置などにおいては。

１つのＣＰＵで上記のような画信号の処理や各種制御を
行なう場合がある。この場合、　ｃｐｕが前記ラインイ
メージセンサから１ラインの画信号の各画素信号を順次
読み出して所定の処理を実行中に、他の制御のための割
込がかかったとき、その制御を実行するために前記シフ
トパルスを停止して読み取りを中断したとすると１次の
画素以降は前記電荷蓄積時間がその中断時間分だけ長く
なって画信号の信号レベルが高くなるというように、画
信号レベルが一定しなくなる。

このように、従来の画像読取装置は、ラインイメージセ
ンサから１ラインの画信号を読み出し中にＣＰｕの割込
処理などのために、その画信号の読み出しを中断できな
いという問題があった。

［目的］ 本発明は、上記の問題を解決し、１ラインの画信号を読
み出し中に、その読み出しを中断しても正常な画信号を
取り出すことができる画信号読み取り装置を提供するこ
とを目的とする。

［構成］ このため本発明は、各ラインの画信号読み取り時に各画
素ごとにその電荷蓄積時間とスタートパルスの周期に対
応する基準電荷蓄積時間との偏差を算出し、その偏差に
基づいて上記画信号の信号レベルを一定レベルに補正す
るようにしたものである。

以下、本発明の実施例を詳細に説明する。

第１図は本発明の一実施例に係る画像読取装置の回路構
成図である。図において、１は図示せぬ光学系により原
稿画像が結像されるラインイメージセンサ、２はライン
イメージセンサから取り出した画信号のレベルを補正す
るための利得可変増幅器、３は内蔵するＣＰｕによりレ
ベル補正した上記画信号を１画素づつ入力して所定の画
信号処理を行なうと共に、図示せぬ光学系の機構の制御
等を行なう画像処理回路である。

また、上記以外の回路は、画像処理回路３から出力され
る各信号に従ってラインイメージセンサ１および利得可
変増幅器２を制御する回路である。

この回路において、４はクロック端子ＣＫにパルス信号
を入力するごとに反転するように接続したＤ型フリップ
フロップ、５と６はラインイメージセンサ１の画素数と
同一アドレス容量を有するリード／ライト可能なメモリ
である。７と８はカウンタ、９はカウンタ８の計数値か
らカウンタ７の計数値を差し引く減算器、１０は上記算
出した値から上記メモリ５またはメモリ６の読み出しデ
ータを差し引く減算器である。

１１と１３はメモリ５あるいは６に書込データを転送す
るためのゲート回路、１２と１４は同メモリから読出デ
ータを取り出すためのゲート回路である。また、１５〜
１７はナンド回路、　１８．１９はインバータ回路であ
る。

前記ラインイメージセンサ１は、第２図に示すように、
フォトダイオードｌａｏ”ｌａｎと、その接合容量によ
り形成されるコンデンサｌｂｏ〜ｌｂｎと。

ＭＯ５型トランジスタｌｃｏ〜ｌｃｎと、シフトレジス
タ１ｄとにより構成されている。また１画信号を出力す
るために直流電源回路Ｅと抵抗Ｒとが配設されている。

このラインイメージセンサ１が起動されるとき。

シフトレジスタ１ｄに第３図（ａ）、（ｂ）に示すよう
なシフトパルスＳＨとスタートパルスＳＴが入力される
。

これにより、スタートパルスＳＴが１パルス入力される
ごとに、トランジスタ１ｃｏ＝１ｃｎがシフトパルスＳ
Ｒに同期して同図（ｃ）〜（ｅ）に示すように順次オン
する。

、各トランジスタｌｃｏ〜ｌｃｎがオンすると、対応す
るコンデンサｌｂｏ””ｌｂｎが充電される０次にその
トランジスタｌｃｏ〜ｌｃｎがオンするまでの時間Ｔの
間に、対応するフォトダイオードｌａｏ〜ｔａｎが受光
するとその逆抵抗が小さくなり、対応するコンデンサ１
ｂｏ＝１ｂｎから受光量に応じた量の電荷が放電される
。そして、そのトランジスタｌｃｏ〜ｌｃｎが次にオン
するとき、上記放電した電荷に相当する充電電流が流れ
る。この電流により抵抗Ｒの両端に生じた電圧が同図（
ｆ）に示すように画信号ＶＳとして出力される。

第４図は本実施例の画像読取装置の動作を示すタイムチ
ャートであり、同図では説明の便宜上ラインイメージセ
ンサ１は８画素のもので、スタートパルスＳＴの周期は
クロックパルスＣＫの周期の１２倍に設定している。さ
て９画像読取装置ｉ！３がらは同図（ａ）〜（Ｃ）に示
すようにクロックパルスＣＫ、スタートパルスＳＴおよ
びストップ信号ＳＰが出力されている。クロックパルス
ＩＪとストップ信号ＳＰはナンド回路１７を介し、シフ
トパルスＳＨとしてラインイメージセンサｌに入力され
、また、スタートパルスＳＴもラインイメージセンサｌ
に入力されている。

上記ストップ信号ＳＰは常時ｒｔＨ″ルベルであり、後
述するように画信号の取り出しを中断するどき″１Ｌ″
レベルになる信号である。これにより、同図（ｄ）に示
すようにラインイメージセンサｌにシフトパルスＳｌ＋
が入力され、ｌライン目においては第３図で示した動作
により、同図（ｇ）に示すように、画素０から７までの
１ラインの画信号ｖＳが出力される。

ところで、このときカウンタ８はスタートパルスＳＴの
″Ｌ”レベルでリセットされた後、クロックパルスＣＫ
の立ち上がりでカウンタアップし、同図（ｅ）に示すよ
うにタイミング信号ＴＩを出力する。

また、カウンタ７は上記と同様にリセットされた後、シ
フトパルスＳ１１の立ち下がりでカウントアツプし、同
図（ｆ）に示すように画素アドレス信号ＰＡを出力する
。減算器９は上記タイミング信号ＴＩから画素アドレス
ＰＡを引いた差を算出して同図（ｈ）に示すように遅延
検出信号ＤＣを出力する。

フリップフロップ４はスタートパルスＳＴの立ち下がり
ごとに反転し、同図（ｉ）に示すように切換信号ＳＬを
出力する。メモリ５，６の市はアウトプットイネーブル
端子、■はライトイネーブル端子であり、上記切換信号
ＳＬがインバータ１８とナンド回路１５．１６を介して
上記端子に入力されていることから明らかなように、上
記切換信号ＳＬはメモリ５゜６の一方を書込みモードに
するとき、他方を読出しモードにする。また、上記切換
信号ＳＬはメモリ５．６の上記モードに対応して、ゲー
ト回路１１と１２あるいはゲート回路１３と１４とを切
り換える。これにより、所定のメモリ５，６に上記遅延
信号ＤＣを転送する一方、他方からすでに格納した上記
信号ＤＣを取り出すようにする。

従って、１ライン目においては同図（ｊ）に示すように
メモリ５の画素アドレス信号ＰＡに対応するアドレスに
上記遅延検出信号ＤＣがゲート回路１１を介して格納さ
れる。なお、メモリ５．６のアドレス容量はラインイメ
ージセンサ１の画素数に等しいため、そのアドレスを越
えた分の上記信号ＤＣは書込まれない。このため、同図
ではその部分の書込信号および読出信号を−″′で示し
ている。

このとき、メモリ６に格納されている１ライン前の遅延
検出信号ＤＣがゲート回路１４を介して同図（ｋ）に示
すように読み出される。減算器１０は同図（ｈ）に示す
そのラインの遅延検出信号ＤＣから上記読み出した１ラ
イン前の同信号ＤＣを差し引き同図（α）に示すように
利得調整信号ＧＡを出力する。

利得可変増幅器２は、上記利得調整信号ＧＡに従って利
得が増減するもので、このラインでは上記イコ号値がゼ
ロなので、所定の一定利得で前記側（ご号ｖＳを増幅し
、同図（ｍ）に示すように補正画信号ＶＣを出力する。

次に、上記と同様に２ラインロの画信号νＳの読み出し
が開始される。この動作中において１画ｆ（１＜処理回
路３内部で他の制御のためにＣＰｕに割込みがかけられ
た場合、上記画信号ｖｓの読み出しを中断するために、
同図（ｃ）に示すようにストップ信号ＳＰがその中断期
間゛Ｌ″ルベルで出力される。すると、シフトパルスＳ
Ｈは同図（ｄ）に示すようにその間″′Ｈ′°レベルに
なってカウンタ７は停止することになり１画素アドレス
信号ＰＡは同図（ｆ）に示すように出力される。また、
シフトパルスＳ）Ｉが一時停止することにより、この例
では出力される画信号ｖｓは同図（ｇ）に示すように１
画素ｌと２の間隔が通常の３倍になる。

このため、上記画信号ｖＳの画素Ｏと１に対応するフォ
トダイオードの電荷蓄積時間は、基準蓄積時間Ｔである
のに対して、画素２〜７の上記蓄積時間は、クロックパ
ルスＣＫの周期しとするとＴ＋２シになる。この電荷蓄
積時間は画信号のレベルに比例するので、前者の信号レ
ベルより後者の信号レベルが大きくなる。

一方、このときタイミング信号ＴＩと画素アドレス信号
ＰＡとに偏差が生じるようになり、遅延検出信号ＤＣは
同図（ｈ）に示すように出力される。また。

切換信号ＳＬが前記に対して反転することにより。

メモリ５が読出しモードに、メモリ６が書込モードにな
る。メモリ５からはゲート回路１２を介し−て同図（ｊ
）に示すように、前記で格納した遅延検出信号ＤＣが読
み出される。減算器ＩＯは同図（ｈ）に示す遅延検出信
号ＤＣから上記読み出した１ライン前の同信号ＤＣを差
し引いて同図＜ｎ＞に示すように利得：Ａ整信号ＧＡを
出力する。この利得調整信号ＧＡは。

上記画４９号の各画素０〜７と対比させると明らかなよ
うに、各画素θ〜７の上記電荷蓄積時間の増加分を示し
ている。つまり、画素０．１の電荷蓄積時間はＴ＋Ｏ・
しであり１画素２〜７のそれはＴ＋２・しであることを
示している。

可変利得増幅器２は、上記利得調整信号ＧＡが正のとき
その値に応じて利得を下げ、また負のときはその値に応
じて利得を上げる。これにより、各画素の信号レベルが
一定レベルに補正された２ラインロの補正画信号ＶＣが
同図（ｍ）に示すように出力される。なお、このときメ
モリ６には上記遅延検出信号ＤＣがゲート回路１３を介
して同図（ｋ）に示すように格納される。

次に、上記と同様に３ライン目の画信号ｖＳの読み取り
が開始される。ここで、同図（ｅ）に示すようにストッ
プ信号ＳＰが出力されたとすると１画信号ｖＳは同図（
ｇ）に示すように出力される。このとき、各画素の前記
蓄積時間はＴ−２七〜Ｔ＋ｔ、まで変動するので、これ
に応じて画信号レベルも変動するようになる。ところが
、このときメモリ６から前記で格納した遅延検出信号Ｄ
Ｃが読み出され、前記と同様に同図（Ｑ）に示すように
利得調整信号ＧＡが出力される。これにより、上記画信
号ｖＳの各画素の画信号レベルが一定レベルに補正され
て、同図（ｎ＋）に示すように補正画信号ＶＣが出力さ
れる。

各ラインごとにこのような動作が繰り返され。

出力された補正画信号ＶＣは画像処理回路３において、
１画素づつ所定の処理がなされる。

以上のように、本実施例ではラインイメージセンサ１よ
り読み出す画信号の各ラインごとに画素アドレスを計数
するカウンタ７と基準タイミングを計数するカウンタ８
と、上記２つのカウンタの計数値の差より各画素の遅延
時間を算出する減算器９と、上記遅延時間を格納するメ
モリ５，６と、上記遅延時間と上記メモリ５，６に格納
した１ライン前の上記遅延時間との差より電荷蓄積時間
の偏差を算出する減算器１０と、上記算出した偏差に基
づいて上記画信号の各画素の信号レベルを補正する可変
利得増幅器２とを配設している。

これにより、上記画信号の１ラインの読み出し中におい
て、シフトパルスを任意に停止して画信ひの読み出しを
中断しても、一定の信号レベルに補正された補正画信号
が取り出せるようになる。

なお、本実施例の第４図では、スタートパルスＳＴの周
期はクロックパルスＣＫの周期の１２ｑ、ラインイメー
ジセンサ１は８画素というように、簡略化して図示して
いる。しかし、スタートパルスＳＴの″ＩＩ″となる時
間をＴ、クロック信号Ｃにの周期をり。

上記画素数をＮ、上記最大読み取り中断時間をｎしとす
ると、Ｔ≧（Ｎ＋ｎ）ｔの関係式が満足すれば、任意に
適用できる。また、前記電荷蓄積時間の偏差は他の手段
によって算出し１側位号の信号レベルもその偏差により
他の手段で調整するようにしてもよいことは言う迄もな
い。さらに、ラインイメージセンサの受光素子はフォト
ダイオードの例を示したがこの限りでない。

［効果］ 以上のように本発明によれば、各ラインの画信号読み取
り時に、各画素ごとの電荷蓄積時間と基準時間との偏差
を算出し、その偏差に応じて上記各画素の信号レベルを
ｇＩ！！Ｌ、一定の信号レベルで画信号が読み出せるよ
うにしたので、１ラインの読み取り中において１画信号
の読み取りを任意に中断できるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る画像読取装置の回路構
成図、第２図はラインイメージセンサの回路構成図、第
３図はそのラインイメージセンサの動作を示すタイムチ
ャート、第４図は上記画像読取装置の動作を示すタイム
チャートである。 １・・・ラインイメージセンサ、２・・・利得可変増幅
器、３・・・画像処理回路、４・・・Ｄ型フリップフロ
ップ、５，６・・・メモリ、７，８・・・カウンタ、９
．１０・・・減算器、　１１〜１４・・・ゲート回路。 １５〜１７・・・ナンド回路、１８．１９・・・インバ
ータ回路。 代理人　弁理士　　紋　１）　ｉ　　゛第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）各スタートパルスにより各ライン毎の画信号の出
   力を開始する一方、シフトパルスに同期して各画素の画
   信号を順次出力し、上記各画素の電荷蓄積時間はその画
   信号出力の間隔に等しくなる自己走査形ラインイメージ
   センサを用いる画像読取装置において、各ラインの上記
   画信号読み取り時に上記各画素ごとの上記電荷蓄積時間
   と上記スタートパルスの周期に対応する基準電荷蓄積時
   間との偏差を算出する電荷蓄積時間算出手段と、上記算
   出した電荷蓄積時間の偏差に基づいて上記画信号の信号
   レベルを調整して一定レベルに補正する信号レベル補正
   手段とを設け、１ラインの上記画信号読み出し中に上記
   シフトパルスを停止して画信号の読み出しを中断しても
   、一定レベルの画信号が読み出せるようにしたことを特
   徴とする画像読取装置。
2. （２）特許請求の範囲第１項記載において、上記電荷蓄
   積時間算出手段は、上記画信号の各ラインごとに画素ア
   ドレスを計数するカウンタと、基準タイミングを計数す
   るカウンタと、上記２つの計数値の差より上記各画素の
   遅延時間を算出する減算器と、上記遅延時間を記憶する
   メモリと、上記そのラインの遅延時間と上記記憶した１
   ライン前の遅延時間との差より上記各画素の電荷蓄積時
   間の偏差を算出する減算器とにより構成したことを特徴
   とする画像読取装置。