JPS62281506A - 可変移相回路 - Google Patents
可変移相回路Info
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- JPS62281506A JPS62281506A JP61124179A JP12417986A JPS62281506A JP S62281506 A JPS62281506 A JP S62281506A JP 61124179 A JP61124179 A JP 61124179A JP 12417986 A JP12417986 A JP 12417986A JP S62281506 A JPS62281506 A JP S62281506A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/16—Networks for phase shifting
- H03H11/20—Two-port phase shifters providing an adjustable phase shift
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- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は、電子機器において吏用さ九るのに適する入力
信号に対する出力信号の位相を制御電圧（又は電流）に
よって制御できる可変移相回路に関する。
信号に対する出力信号の位相を制御電圧（又は電流）に
よって制御できる可変移相回路に関する。
（従来例）
第７図は従来の可変移相回路の一例として示す電圧制御
型移相回路の一例のものの回路図である。
型移相回路の一例のものの回路図である。
第７図に示されている従来構成の電圧制御型移相回路に
おいて、１は信号入力端子、２は４Ｂ号出力端子、３は
制＃４電圧の入力端子、１２は＋４５度移相器、１３は
一４５度移相器であって入力信号Ｖｉは入力端子１を介
して前記した２個の４５度移相器１２．１３に供給され
る。
おいて、１は信号入力端子、２は４Ｂ号出力端子、３は
制＃４電圧の入力端子、１２は＋４５度移相器、１３は
一４５度移相器であって入力信号Ｖｉは入力端子１を介
して前記した２個の４５度移相器１２．１３に供給され
る。
そして、前記した移相器１２では、それに対して人力さ
れた信号を＋４５度だけ移相した出力信号Ｖａをトラン
ジスタＱａのベースに与え、また、前記した移相器１３
では、それに対して入力された信号を一４５度だけ移相
した出力信号ｖｂをトランジスタＱｂのベースに与える
。
れた信号を＋４５度だけ移相した出力信号Ｖａをトラン
ジスタＱａのベースに与え、また、前記した移相器１３
では、それに対して入力された信号を一４５度だけ移相
した出力信号ｖｂをトランジスタＱｂのベースに与える
。
それにより、それぞれのエミッタが個別のエミッタ抵抗
Ｒａを介して接地されているトランジスタＱａ、Ｑｂは
、前記のようにそれぞれのベースに供給された信号Ｖ
ａ 、 Ｖ ｂに従った電流ｉａ、ｉｂを出力する。な
お第７図示の回路配置においては。
Ｒａを介して接地されているトランジスタＱａ、Ｑｂは
、前記のようにそれぞれのベースに供給された信号Ｖ
ａ 、 Ｖ ｂに従った電流ｉａ、ｉｂを出力する。な
お第７図示の回路配置においては。
説明を簡単にする為にトランジスタＱａ、Ｑｂのベース
バイアス電圧についての図示を省略している。
バイアス電圧についての図示を省略している。
前記のようにトランジスタＱａに流れる電流ｉａは制御
トランジスタＱｃ、Ｑｄに分流し、また。
トランジスタＱｃ、Ｑｄに分流し、また。
トランジスタＱｂに流れる電流ｉｂは制御トランジスタ
Ｑ ｅ 、 Ｑ ｆに分流するが、Ｑ１記したトランジ
スタＱｄ、Ｑｅのベースには制御電圧の入力端子３に供
給された制御電圧Ｖｘが与えられており。
Ｑ ｅ 、 Ｑ ｆに分流するが、Ｑ１記したトランジ
スタＱｄ、Ｑｅのベースには制御電圧の入力端子３に供
給された制御電圧Ｖｘが与えられており。
また、前記したトランジスタＱｃ、Ｑｆのベースには基
準電圧源ＶＲ−から基準電圧ＶＲが与えられていて、前
記した各トランジスタＱ ｃ −＝ Ｑ ｆに分流する
電流は前記じた制御電圧Ｖｘによって変化する。そして
、前記したトランジスタＱｄに分流した電流とトランジ
スタＱｆに分流した電流とは。
準電圧源ＶＲ−から基準電圧ＶＲが与えられていて、前
記した各トランジスタＱ ｃ −＝ Ｑ ｆに分流する
電流は前記じた制御電圧Ｖｘによって変化する。そして
、前記したトランジスタＱｄに分流した電流とトランジ
スタＱｆに分流した電流とは。
それらが共通の負荷抵抗＆ｂに流されることによって加
算され、出力端子２に出力信号Ｖｏが送出される。
算され、出力端子２に出力信号Ｖｏが送出される。
第７図に示されている従来の電圧制御型移相回路の位相
制御動作を第８図を参照して説明すると次のとおりであ
る。すなわち、第７図示の回路配置においてトランジス
タＱａの電流ｉｎが分流する制御トランジスタＱｃ、Ｑ
ｄの内でトランジスタＱｄについての分流比をｐ（０≦
ｐ≦１）とし、また、トランジスタＱｂの電流ｉｂが分
流する制御トランジスタＱａ、Ｑｆの内でトランジスタ
Ｑｆについての分流比をｑ （０≦ｑ≦１）とすれば、
前記したｌ−ランシスタＱｄの出力電流はｐｉａとなり
、またトランジスタＱｆの出力電流はｑｉｂとなるから
、負荷抵抗Ｒｂに流れる電流はｐｉａ＋ｑｉｂとなる。
制御動作を第８図を参照して説明すると次のとおりであ
る。すなわち、第７図示の回路配置においてトランジス
タＱａの電流ｉｎが分流する制御トランジスタＱｃ、Ｑ
ｄの内でトランジスタＱｄについての分流比をｐ（０≦
ｐ≦１）とし、また、トランジスタＱｂの電流ｉｂが分
流する制御トランジスタＱａ、Ｑｆの内でトランジスタ
Ｑｆについての分流比をｑ （０≦ｑ≦１）とすれば、
前記したｌ−ランシスタＱｄの出力電流はｐｉａとなり
、またトランジスタＱｆの出力電流はｑｉｂとなるから
、負荷抵抗Ｒｂに流れる電流はｐｉａ＋ｑｉｂとなる。
ところで、前記した分流比Ｐ＋ｑは制御電圧Ｖｘにより
共通に制御されて相補的に増減変化しているから、前記
した分流比ｐ、ｑはＰ＋ＣＩ＝１となる。
共通に制御されて相補的に増減変化しているから、前記
した分流比ｐ、ｑはＰ＋ＣＩ＝１となる。
それで、制御電圧Ｖｘと基準電圧１１ＪＸＶ Ｒの基準
電圧ＶＲとがＶ ｘ ＞ Ｖ Ｒの場合には前記の分流
比Ｐ＋ ｑはｐ＞ｑとなり、また、制御電圧Ｖｘと基準
電圧源ＶＲの基＄電圧ＶＲとがＶ ｘ ＝ Ｖ Ｒの場
合には１１π記の分流比ｐ、ｑはｐ”ｑとなり、さらに
、制御電圧Ｖｘと基準電圧源ＶＲの基準電圧ＶＲとがＶ
ｘ ＞ Ｖ Ｒの場合には前記の分流比Ｐ＋ｑはｐ＜
ｑとなる。
電圧ＶＲとがＶ ｘ ＞ Ｖ Ｒの場合には前記の分流
比Ｐ＋ ｑはｐ＞ｑとなり、また、制御電圧Ｖｘと基準
電圧源ＶＲの基＄電圧ＶＲとがＶ ｘ ＝ Ｖ Ｒの場
合には１１π記の分流比ｐ、ｑはｐ”ｑとなり、さらに
、制御電圧Ｖｘと基準電圧源ＶＲの基準電圧ＶＲとがＶ
ｘ ＞ Ｖ Ｒの場合には前記の分流比Ｐ＋ｑはｐ＜
ｑとなる。
そして、前記したようにトランジスタＱｄの出力電流ｉ
ａは入力電圧ｖｉに対して＋４５度、トランジスタＱｆ
の出力電流ｉｂは入力電圧Ｖｉに対して一４５度の位相
角をもっているから、出力電圧ｖＯは第８図に示されて
いるように、前記した分流比Ｐ＋ ｑに応じ入力電圧Ｖ
ｉに対して中心位相が＋４５度の範囲内で変化するもの
となる。
ａは入力電圧ｖｉに対して＋４５度、トランジスタＱｆ
の出力電流ｉｂは入力電圧Ｖｉに対して一４５度の位相
角をもっているから、出力電圧ｖＯは第８図に示されて
いるように、前記した分流比Ｐ＋ ｑに応じ入力電圧Ｖ
ｉに対して中心位相が＋４５度の範囲内で変化するもの
となる。
（従来例の問題点）
第８図に示されている特性から明らかなように。
従来例の電圧制御型移相回路から出力される出力電圧Ｖ
ｏは、制御電圧の変化に応じてそれの位相が変化するの
と同時に振幅も変化し、位相制御範囲の両端における振
幅が位相制御範囲の中心値の振幅に対してＶ２倍に増大
したものになり、また、位相の制御範囲は略±４５度に
制限されている。
ｏは、制御電圧の変化に応じてそれの位相が変化するの
と同時に振幅も変化し、位相制御範囲の両端における振
幅が位相制御範囲の中心値の振幅に対してＶ２倍に増大
したものになり、また、位相の制御範囲は略±４５度に
制限されている。
そして、このような位相制御特性を示す電圧制御型移相
回路は、それを電圧制御発振器等へ応用することは可能
であるが、信号の位相を任意に制御でき、かつ、信号の
位相を制御した際にも出力電圧の振幅が変化しないこと
が求められている利用分野における移相回路としては使
用することができない。
回路は、それを電圧制御発振器等へ応用することは可能
であるが、信号の位相を任意に制御でき、かつ、信号の
位相を制御した際にも出力電圧の振幅が変化しないこと
が求められている利用分野における移相回路としては使
用することができない。
（問題点を解決するための手段）
本発明は入力信号を互に９０度の位相差を有する第１．
第２の２つの信号に分配して出力する分相器と、前記し
た分相器からの第１の出力信号が入力信号として供給さ
れる第１の二重平衡型差動増幅器と、前記した分相器か
らの第２の出力信号が入力信号として供給される第２の
二重平衡型差動増幅器と、前記した第１．第２の二重平
衡型差動増幅器のそれぞれの出力信号を加算して出力す
る加算器と、制御入力を差動電流に変換する変換器と、
前記した変換器の出力電流を対数電圧に変換する第１の
対数変換手段と、前記した変換器の出力電流を円関数に
変換する円関数変換手段と、前記した円関数変換手段の
出力電流を対数電圧に変換する第２の対数変換手段とを
備え、前記した第１の対数変換手段からの出力で前記し
た第１の二重平衡型差動増幅器の利得を制御するととも
に、前記した第２の対数変換手段からの出力で前記した
第２の二重平衡型差動増幅器の利得を制御することによ
り、前記した加算器から位相の制御された出力信号を得
るようにした可変移相回路を提供して従来の問題点を解
決したものである。
第２の２つの信号に分配して出力する分相器と、前記し
た分相器からの第１の出力信号が入力信号として供給さ
れる第１の二重平衡型差動増幅器と、前記した分相器か
らの第２の出力信号が入力信号として供給される第２の
二重平衡型差動増幅器と、前記した第１．第２の二重平
衡型差動増幅器のそれぞれの出力信号を加算して出力す
る加算器と、制御入力を差動電流に変換する変換器と、
前記した変換器の出力電流を対数電圧に変換する第１の
対数変換手段と、前記した変換器の出力電流を円関数に
変換する円関数変換手段と、前記した円関数変換手段の
出力電流を対数電圧に変換する第２の対数変換手段とを
備え、前記した第１の対数変換手段からの出力で前記し
た第１の二重平衡型差動増幅器の利得を制御するととも
に、前記した第２の対数変換手段からの出力で前記した
第２の二重平衡型差動増幅器の利得を制御することによ
り、前記した加算器から位相の制御された出力信号を得
るようにした可変移相回路を提供して従来の問題点を解
決したものである。
（実施例）
以下、添付図面を参照して本発明の可変移相回路の具体
的な内容を詳細に説明する。第１図は本発明の可変移相
回路を電圧制御型移相回路として実施した場合の一例構
成のブロック図であり、この第１図において１は信号入
力端子、２は信号出力端子、３は制御電圧の入力端子、
４は分相器、５．６は二重平衡型差動増幅器、７は加算
器、８は電圧Ｗｌ流変換器、９，１１は対数変換手段、
１０は円関数変換手段である。
的な内容を詳細に説明する。第１図は本発明の可変移相
回路を電圧制御型移相回路として実施した場合の一例構
成のブロック図であり、この第１図において１は信号入
力端子、２は信号出力端子、３は制御電圧の入力端子、
４は分相器、５．６は二重平衡型差動増幅器、７は加算
器、８は電圧Ｗｌ流変換器、９，１１は対数変換手段、
１０は円関数変換手段である。
入力端子１を介して入力信号Ｖｉが供給された分相器４
では、互いに９０度の位相差を有する２信号Ｖｌ、Ｖ２
を発生してそれを出力する６前記した分相器４から出力
された前記の２信号Ｖｌ、Ｖ２の内の一方の信号ｖ１は
、第１の二重平衡型差動増幅器５に入力信号として供給
され、また、前記した分相器４から出力された前記の２
信号Ｖｌ、 Ｖ２の内の他方の信号ｖ２は、第２の二重
平衡型差動増幅器６に入力信号として供給される。
では、互いに９０度の位相差を有する２信号Ｖｌ、Ｖ２
を発生してそれを出力する６前記した分相器４から出力
された前記の２信号Ｖｌ、Ｖ２の内の一方の信号ｖ１は
、第１の二重平衡型差動増幅器５に入力信号として供給
され、また、前記した分相器４から出力された前記の２
信号Ｖｌ、 Ｖ２の内の他方の信号ｖ２は、第２の二重
平衡型差動増幅器６に入力信号として供給される。
前記した第１の二重平衡型差動増幅器５は、それに供給
されている制御電圧ΔＶｌによって利得制御され、また
、第２の二重平衡型差動増幅器６は制御電圧Δｖ２によ
って利得制御されており、前記した第１．第２の二重平
衡型差動増幅器５゜６からの出力信号は、加算器７でベ
クトル加算されて出力信号Ｖｏとして出力端子２に送出
される。
されている制御電圧ΔＶｌによって利得制御され、また
、第２の二重平衡型差動増幅器６は制御電圧Δｖ２によ
って利得制御されており、前記した第１．第２の二重平
衡型差動増幅器５゜６からの出力信号は、加算器７でベ
クトル加算されて出力信号Ｖｏとして出力端子２に送出
される。
一方、制御電圧の入力端子３を介して電圧電流変換器８
に供給された制御電圧Ｖｘは、電圧電流変換器８で電流
Ｉｘに変換されて、対数変換手段９と円関数変換手段１
０とに送出される。前記の電圧電流変換器８から出力さ
れた電流工ｘは、対数変換手段９によって制御電圧Δｖ
ｌとなされて、前記した第１の二重平衡型差動増幅器５
の利得制御のために用いられ、また、円関数変換手段１
゜に供給された電流Ｉｘは、円関数変換手段１ｏにおい
てＩ ｘ” ＋ Ｉ ｚ” ＝ｃｏｎｓｔ（一定）で示
される関係の電流Ｉｚに変換され、その電流ｒｚが対数
変換手段１１に供給されることにより、対数変換手段１
１で制御電圧Δｖ２となされて、前記した第２の二重平
衡型差動増幅器６の利得制御のために用いられる。なお
、円関数変換手段１０における変換の具体的な説明は後
述されている。
に供給された制御電圧Ｖｘは、電圧電流変換器８で電流
Ｉｘに変換されて、対数変換手段９と円関数変換手段１
０とに送出される。前記の電圧電流変換器８から出力さ
れた電流工ｘは、対数変換手段９によって制御電圧Δｖ
ｌとなされて、前記した第１の二重平衡型差動増幅器５
の利得制御のために用いられ、また、円関数変換手段１
゜に供給された電流Ｉｘは、円関数変換手段１ｏにおい
てＩ ｘ” ＋ Ｉ ｚ” ＝ｃｏｎｓｔ（一定）で示
される関係の電流Ｉｚに変換され、その電流ｒｚが対数
変換手段１１に供給されることにより、対数変換手段１
１で制御電圧Δｖ２となされて、前記した第２の二重平
衡型差動増幅器６の利得制御のために用いられる。なお
、円関数変換手段１０における変換の具体的な説明は後
述されている。
前記した第１．第２の二重平衡型差動増幅器５゜６が、
それぞれ制御電圧ΔＶｌ、ΔＶＨこよってそれぞれの利
得が制御されることによって、出力端子２には±９０度
の位相の変化範囲において、一定振幅の出力信号Ｖｏが
出力される。
それぞれ制御電圧ΔＶｌ、ΔＶＨこよってそれぞれの利
得が制御されることによって、出力端子２には±９０度
の位相の変化範囲において、一定振幅の出力信号Ｖｏが
出力される。
第２図は本発明の可変移相回路を電圧制御型移相回路に
実施した場合の具体的な回路構成を示す回路図であり、
この第２図に示す構成例では、分相器４として９０度移
相器が用いられているものとされていて、分相器４から
出力される第１．第２の２つの出力信号Ｖｌ、Ｖ２は、
それの一方の第１の出力信号ｖ１が入力信号Ｖｉに対し
て９０度の位相差を有するものとなされており、また、
第２の出力信号ｖ２は入力信号Ｖｉと同相のものとなさ
れている。
実施した場合の具体的な回路構成を示す回路図であり、
この第２図に示す構成例では、分相器４として９０度移
相器が用いられているものとされていて、分相器４から
出力される第１．第２の２つの出力信号Ｖｌ、Ｖ２は、
それの一方の第１の出力信号ｖ１が入力信号Ｖｉに対し
て９０度の位相差を有するものとなされており、また、
第２の出力信号ｖ２は入力信号Ｖｉと同相のものとなさ
れている。
第２図示の回路配置においてトランジスタＱ１７〜Ｑ２
２と２個の抵抗Ｒｅ及び電流源工１を含む回路構成は周
知の二重平衡型差動増幅器を構成しており、この二重平
衡型差動増幅器は前記した第１図示の電圧制御型移相回
路における第１の二重平衡型差動増幅器５と対応してお
り、また、トランジスタＱｌｌ−Ｑ１６と２個の抵抗Ｒ
ｅ及′び電流源工１を含んで構成されている周知の二重
平衡型差動増幅器は、前記した第１図示の電圧制御型移
相回路における第２の二重平衡型差動増幅器６と対応し
ていて、前記した分相器４から出力された２つの出力信
号における第１の出力信号ｖ１はトランジスタＱ２２の
ベースに供給され、また、前記した分相器４から出力さ
れた２つの出力信号における第２の出力信号■２はトラ
ンジスタＱｌｌのベースに供給されている。
２と２個の抵抗Ｒｅ及び電流源工１を含む回路構成は周
知の二重平衡型差動増幅器を構成しており、この二重平
衡型差動増幅器は前記した第１図示の電圧制御型移相回
路における第１の二重平衡型差動増幅器５と対応してお
り、また、トランジスタＱｌｌ−Ｑ１６と２個の抵抗Ｒ
ｅ及′び電流源工１を含んで構成されている周知の二重
平衡型差動増幅器は、前記した第１図示の電圧制御型移
相回路における第２の二重平衡型差動増幅器６と対応し
ていて、前記した分相器４から出力された２つの出力信
号における第１の出力信号ｖ１はトランジスタＱ２２の
ベースに供給され、また、前記した分相器４から出力さ
れた２つの出力信号における第２の出力信号■２はトラ
ンジスタＱｌｌのベースに供給されている。
また、前記したトランジスタＱ２２と差動対を構成して
いるトランジスタＱ２１のベースと、前記したトランジ
スタＱｌｌと差動対を構成しているトランジスタＱ１２
のベースとには基準バイアス電源ＶＲ２からの基準バイ
アス電圧ＶＲ２が供給されている。なお、前記した２つ
の信号Ｖｌ、Ｖ２には当然のことながら基準バイアス電
圧ＶＲ２を含むが図示の簡略化のためにそのための回路
構成の図示は省略されている。
いるトランジスタＱ２１のベースと、前記したトランジ
スタＱｌｌと差動対を構成しているトランジスタＱ１２
のベースとには基準バイアス電源ＶＲ２からの基準バイ
アス電圧ＶＲ２が供給されている。なお、前記した２つ
の信号Ｖｌ、Ｖ２には当然のことながら基準バイアス電
圧ＶＲ２を含むが図示の簡略化のためにそのための回路
構成の図示は省略されている。
前記した第１．第２の二重平衡型差動増幅器５゜６の出
力は、それぞれトランジスタＱ１８． Ｑ２０の共通接
続コレクタと、トランジスタＱ１４． Ｑ１６の共通接
続コレクタからそれぞれ出力電流ｉｃｌ、ｉｃ２として
出力され、前記した両出力電流は共通接続された負荷抵
抗ＲＬで加算されて、出力電圧ｖＯが出力端子２に送出
される。
力は、それぞれトランジスタＱ１８． Ｑ２０の共通接
続コレクタと、トランジスタＱ１４． Ｑ１６の共通接
続コレクタからそれぞれ出力電流ｉｃｌ、ｉｃ２として
出力され、前記した両出力電流は共通接続された負荷抵
抗ＲＬで加算されて、出力電圧ｖＯが出力端子２に送出
される。
前記した第１の二重平衡型差動増幅器５の利得は、差動
対トランジスタＱ１７． Ｑ１８及び差動対トランジス
タＱ１９． Ｑ２０のベース間に印加される制御電圧Δ
ｖ１により制御される。同様に第２の二重平衡型差動増
幅器６の利得は、差動対トランジスタＱ １３． Ｑ
１４及び差動対トランジスタＱ １５． Ｑ １６のベ
ース間に印加される制御電圧Δｖ２により制御される。
対トランジスタＱ１７． Ｑ１８及び差動対トランジス
タＱ１９． Ｑ２０のベース間に印加される制御電圧Δ
ｖ１により制御される。同様に第２の二重平衡型差動増
幅器６の利得は、差動対トランジスタＱ １３． Ｑ
１４及び差動対トランジスタＱ １５． Ｑ １６のベ
ース間に印加される制御電圧Δｖ２により制御される。
また、第２図示の回路配置において、抵抗Ｒ１゜トラン
ジスタロ１〜Ｑ４．ダイオードＤ １ 、 電流源工。
ジスタロ１〜Ｑ４．ダイオードＤ １ 、 電流源工。
。
基準電圧源ＶＲＩとを含む回路構成は、第１図に示され
ている電圧制御型移相回路における電圧変換器８及び対
数変換手段９に対応している回路構成であり、基準電圧
ＷλＶＲＩに設定された基準電圧ＶＲＩを基準とする制
御電圧Δｖ１がトランジスタＱ２のコレクタから前記し
た第１の二重平衡型差動増幅器５の制御端子に供給され
ている。
ている電圧制御型移相回路における電圧変換器８及び対
数変換手段９に対応している回路構成であり、基準電圧
ＷλＶＲＩに設定された基準電圧ＶＲＩを基準とする制
御電圧Δｖ１がトランジスタＱ２のコレクタから前記し
た第１の二重平衡型差動増幅器５の制御端子に供給され
ている。
第２図示の回路配置においてトランジスタＱ２゜Ｑ４〜
Ｑ７．ダイオードＤ２を含む回路構成は、第１図に示さ
れている電圧制御型移相回路における円関数変換手段１
０を構成しており、また、トランジスタロ８〜Ｑ１０．
ダイオードＤ３．電流源工０は第１回に示されている電
圧制御型移相回路における対数変換手段１１を構成して
いて、基１１ｐｉ電圧源ＶＲ１に設定された基準電圧Ｖ
ＲＩを基準とする制御電圧Δｖ２がトランジスタＱ９の
コレクタから前記した第２の二重平衡型差動増幅器６の
制御端子に出力されている。
Ｑ７．ダイオードＤ２を含む回路構成は、第１図に示さ
れている電圧制御型移相回路における円関数変換手段１
０を構成しており、また、トランジスタロ８〜Ｑ１０．
ダイオードＤ３．電流源工０は第１回に示されている電
圧制御型移相回路における対数変換手段１１を構成して
いて、基１１ｐｉ電圧源ＶＲ１に設定された基準電圧Ｖ
ＲＩを基準とする制御電圧Δｖ２がトランジスタＱ９の
コレクタから前記した第２の二重平衡型差動増幅器６の
制御端子に出力されている。
第２図示の回路配置において、制御電圧の入力端子３に
印加された制御電圧Ｖｘは、基準電圧源ＶＲＩに設定さ
れている基準電圧ＶＲＩを基準としているものであるが
、その制御ｌ電圧Ｖｘは抵抗Ｒ１を介して、トランジス
タＱ２のコレクタに流入（またはトランジスタＱ２のコ
レクタから流出）する制御電流１ｘに電圧電流変換され
る。
印加された制御電圧Ｖｘは、基準電圧源ＶＲＩに設定さ
れている基準電圧ＶＲＩを基準としているものであるが
、その制御ｌ電圧Ｖｘは抵抗Ｒ１を介して、トランジス
タＱ２のコレクタに流入（またはトランジスタＱ２のコ
レクタから流出）する制御電流１ｘに電圧電流変換され
る。
前記した制御電流Ｉｘは、前記した制御電圧Ｖｘと基＄
電圧ＶＲＩとの関係がΔＶｌ＜ＶＲＩであることから、
Ｉｘ弁（Ｖｘ−ＶＲＩ）／Ｒ１となる。前記した制御電
流Ｉｘの流入により、トランジスタＱｌ。
電圧ＶＲＩとの関係がΔＶｌ＜ＶＲＩであることから、
Ｉｘ弁（Ｖｘ−ＶＲＩ）／Ｒ１となる。前記した制御電
流Ｉｘの流入により、トランジスタＱｌ。
Ｑ２に流れる電流Ｉｅｌ、Ｉｅ２は次の（１）式で示さ
れる差動電流となる。
れる差動電流となる。
Ｉｅｌ工（Ｉｏ−Ｉｘ）／２
）・・・・・・（１）
Ｉ ｅ２＝ （Ｉ ｏ＋ Ｉ ｘ）／ ２第３図を参照
して前記のような差動電流が発生されることを説明する
と次のとおりである。
して前記のような差動電流が発生されることを説明する
と次のとおりである。
第３図に示されている回路配置において、差動対のトラ
ンジスタＱｌ、Ｑ２と電流源Ｉｏよりなる回路と、ダイ
オードＤ１．トランジスタる３よりカレントミラー回路
とは、カレントミラー回路を負荷とする周知の差動増幅
器を構成しており、トランジスタＱ２のコレクタに得ら
れる差動増幅器の出力は、それの反転入力端となされて
いるトランジスタＱ２のベースに帰還されており、また
、差動増幅器の非反転入力端となされているトランジス
タＱｌのベースには、基準電圧源ＶＲＩが接続されてい
る。
ンジスタＱｌ、Ｑ２と電流源Ｉｏよりなる回路と、ダイ
オードＤ１．トランジスタる３よりカレントミラー回路
とは、カレントミラー回路を負荷とする周知の差動増幅
器を構成しており、トランジスタＱ２のコレクタに得ら
れる差動増幅器の出力は、それの反転入力端となされて
いるトランジスタＱ２のベースに帰還されており、また
、差動増幅器の非反転入力端となされているトランジス
タＱｌのベースには、基準電圧源ＶＲＩが接続されてい
る。
前記した構成を有する第３図示の回路配置において、カ
レントミラー回路のトランジスタＱ３に流れる電流は差
動対のトランジスタＱ１を流れる電流Ｉａｌに等しいか
ら、トランジスタＱ１に流れる電流Ｉｅｌと、トランジ
スタＱ２に流れる電流工ｅ２と、トランジスタＱ２に二
流入する制御電流Ｉｘとの関係は、トランジスタＱ２の
コレクタ及びエミッタにおける節点方程式によってＩ
ｘ＋Ｉｅ１．＝ Ｉ ｅ２として示され、また、館記し
たトランジスタＱｌに流れる電流Ｉｅｌと、トランジス
タＱ２に流れる電流Ｉａ２と、電充源工。の電流工。と
の間には、Ｉ ｅｌ＋Ｉａ２＝ Ｉ ｏの関係があるが
ら、前記した（１）式が導出されるのであり、前記の各
電流Ｉｅｌ、 Ｉｏ２は差動電流となっているのである
。
レントミラー回路のトランジスタＱ３に流れる電流は差
動対のトランジスタＱ１を流れる電流Ｉａｌに等しいか
ら、トランジスタＱ１に流れる電流Ｉｅｌと、トランジ
スタＱ２に流れる電流工ｅ２と、トランジスタＱ２に二
流入する制御電流Ｉｘとの関係は、トランジスタＱ２の
コレクタ及びエミッタにおける節点方程式によってＩ
ｘ＋Ｉｅ１．＝ Ｉ ｅ２として示され、また、館記し
たトランジスタＱｌに流れる電流Ｉｅｌと、トランジス
タＱ２に流れる電流Ｉａ２と、電充源工。の電流工。と
の間には、Ｉ ｅｌ＋Ｉａ２＝ Ｉ ｏの関係があるが
ら、前記した（１）式が導出されるのであり、前記の各
電流Ｉｅｌ、 Ｉｏ２は差動電流となっているのである
。
第２図に示されている電圧制御型移相回路において、ト
ランジスタＱ３の電流Ｉｅｌはベース・コレクタ間が接
続されているＰＮＰトランジスタ Ｑ４を介してトラン
ジスタＱ２に流れているが、この場合においても前記の
ような差動電流が発生されることについては変わるとこ
ろがない。
ランジスタＱ３の電流Ｉｅｌはベース・コレクタ間が接
続されているＰＮＰトランジスタ Ｑ４を介してトラン
ジスタＱ２に流れているが、この場合においても前記の
ような差動電流が発生されることについては変わるとこ
ろがない。
次に、第２図示の回路配置において、第１図に示されて
いる電圧制御型移相回路における電圧変換器８及び対数
変換手段９に対応している回路構成、すなわち、抵抗Ｒ
１，トランジスタＱ１〜Ｑ４゜ダイオードＤＩ、電流源
Ｉｏ、基準電圧源ＶＲＬとを含む回路構成中の対数変換
手段の部分の動作について説明する。
いる電圧制御型移相回路における電圧変換器８及び対数
変換手段９に対応している回路構成、すなわち、抵抗Ｒ
１，トランジスタＱ１〜Ｑ４゜ダイオードＤＩ、電流源
Ｉｏ、基準電圧源ＶＲＬとを含む回路構成中の対数変換
手段の部分の動作について説明する。
第２図示の回路配置において、第１図示の電圧制御型移
相回路における対数変換手段９の出力と対応する出力Δ
ｖ１、すなわち、制御電圧Δｖ１は、差動対のトランジ
スタの一方のトランジスタ Ｑ２のコレクタ（ベース）
から基準電圧源ＶＲＩの基準電圧ＶＲＩを基準として得
られるのであり、今、差動対のトランジスタＱｌ、Ｑ２
のベース・エミッタ間電圧をｖＢ［１，ｖ旺２とすると
、前記の制御電圧ΔＶｌは次の（２）式によって示され
るものになる。
相回路における対数変換手段９の出力と対応する出力Δ
ｖ１、すなわち、制御電圧Δｖ１は、差動対のトランジ
スタの一方のトランジスタ Ｑ２のコレクタ（ベース）
から基準電圧源ＶＲＩの基準電圧ＶＲＩを基準として得
られるのであり、今、差動対のトランジスタＱｌ、Ｑ２
のベース・エミッタ間電圧をｖＢ［１，ｖ旺２とすると
、前記の制御電圧ΔＶｌは次の（２）式によって示され
るものになる。
ΔＶ １ ＝ ｖＢＥ２− ＶＢＩＥＩ＝ＶＴ ｕｎ（
Ｔｏ＋Ｉｘ）／（Ｉｏ Ｉｘ）−（２）ただし、（２
）式中におけるＶＴは接合の熱電圧であり、Ｖ Ｔ ＝
Ｋ Ｔ ／ ｑ （Ｋはボルツマン定数、Ｔは絶対Ｕ
度、ｑは電子の電荷）である。
Ｔｏ＋Ｉｘ）／（Ｉｏ Ｉｘ）−（２）ただし、（２
）式中におけるＶＴは接合の熱電圧であり、Ｖ Ｔ ＝
Ｋ Ｔ ／ ｑ （Ｋはボルツマン定数、Ｔは絶対Ｕ
度、ｑは電子の電荷）である。
前記した（２）式に示されているところから明らかなよ
うに、前記の制御電圧Δｖ１は制御電流Ｉｘを対数変換
した状態の電圧になっているのである。
うに、前記の制御電圧Δｖ１は制御電流Ｉｘを対数変換
した状態の電圧になっているのである。
次に、円関数変換手段の動作を以下に説明する。
第２図示の回路配置においてトランジスタＱ２．Ｑ４〜
Ｑ７．ダイオードＤ２を含む回路構成は、第１図に示さ
れている電圧制御型移相回路における円関数変換手段１
０を構成している。第２図中においてＮＰＮ トランジ
スタＱ５のベースは、トランジスタＱ４のエミッタに接
続されており、また、ＰＮＰトランジスタＱ６のベース
は差動対のトランジスタＱｌ、Ｑ２のエミッタに接続さ
れ、トランジスタＱ５．Ｑ６のエミッタは互いに接続さ
れている。
Ｑ７．ダイオードＤ２を含む回路構成は、第１図に示さ
れている電圧制御型移相回路における円関数変換手段１
０を構成している。第２図中においてＮＰＮ トランジ
スタＱ５のベースは、トランジスタＱ４のエミッタに接
続されており、また、ＰＮＰトランジスタＱ６のベース
は差動対のトランジスタＱｌ、Ｑ２のエミッタに接続さ
れ、トランジスタＱ５．Ｑ６のエミッタは互いに接続さ
れている。
今、１−ランジスタＱ４．Ｑ５．Ｑ６のベース・エミッ
タ間電圧を、それぞれｖＢ［Ｅ４ 、 ｖ１３Ｅ５．
■ＢＥ６とすると、トランジスターＱ５．Ｑ６のベース
間電圧については次の（３）式が成り立つ。
タ間電圧を、それぞれｖＢ［Ｅ４ 、 ｖ１３Ｅ５．
■ＢＥ６とすると、トランジスターＱ５．Ｑ６のベース
間電圧については次の（３）式が成り立つ。
■ＢＥ５＋ Ｗ ＢＦ４− ■ＢＥ４＋ Ｗ ＢＥ２＝
−−（３）ここで、トランジスタＱ５．Ｑ（ｉに流れる
電流をＩｙとすると、各トランジスタのベース・エミッ
タ間電圧■Ｂεは、それぞれ次の（４）式で示される。
−−（３）ここで、トランジスタＱ５．Ｑ（ｉに流れる
電流をＩｙとすると、各トランジスタのベース・エミッ
タ間電圧■Ｂεは、それぞれ次の（４）式で示される。
ｖＢＥ４＝ ＶＴ Ｑ ｎ（Ｉ ｅｌ／ Ｉ ５２）ｖ
ＢＥ２＝ ＶＴ Ｑ ｎ（Ｉ ｃ２／ ｒ ５ｌ））・
・・・・・（４） ｖＢＥ５＝ ＶＴ １２ ｎｃ Ｔ ｙ／ Ｉ ｓｌ）
ＶＢεＢ＝Ｖτ ｌ２ｎ（Ｉｙ／ｌ５２）（但し、Ｉｓ
ｌはＮＰＮトランジスタＱ５の飽和電流、Ｉｓ２はＰＮ
Ｐ トランジスタＱ６の飽和電流である。なお、トラン
ジスタＱ４には電流Ｉｅｌが流れており、また、トラン
ジスタＱ２には電流Ｉｅ２が流れていることは既述のと
おりである）それで、前記の（４）式を（３）式に代入
し、（１）式により整理すると次の（５）式が得られる
。
ＢＥ２＝ ＶＴ Ｑ ｎ（Ｉ ｃ２／ ｒ ５ｌ））・
・・・・・（４） ｖＢＥ５＝ ＶＴ １２ ｎｃ Ｔ ｙ／ Ｉ ｓｌ）
ＶＢεＢ＝Ｖτ ｌ２ｎ（Ｉｙ／ｌ５２）（但し、Ｉｓ
ｌはＮＰＮトランジスタＱ５の飽和電流、Ｉｓ２はＰＮ
Ｐ トランジスタＱ６の飽和電流である。なお、トラン
ジスタＱ４には電流Ｉｅｌが流れており、また、トラン
ジスタＱ２には電流Ｉｅ２が流れていることは既述のと
おりである）それで、前記の（４）式を（３）式に代入
し、（１）式により整理すると次の（５）式が得られる
。
Ｉｙ＝ｆ丁７丁ＬＪ＝（Ｉｏ −Ｉｘ ／２・・・・
・・（５）さらに、前記した＠流ｘｙはダイオードＤ２
とトランジスタＱ７からなるカレントミラー回路で増幅
されて１流Ｉｚとして出力されるが、前記したトランジ
スタＱ７とダイオードＤ２の接合面積比を２：１とすれ
ば、前記の電流Ｉｚと電流ｒｙは。
・・（５）さらに、前記した＠流ｘｙはダイオードＤ２
とトランジスタＱ７からなるカレントミラー回路で増幅
されて１流Ｉｚとして出力されるが、前記したトランジ
スタＱ７とダイオードＤ２の接合面積比を２：１とすれ
ば、前記の電流Ｉｚと電流ｒｙは。
Ｉｚ＝２Ｉｙとなるから（５）式より電流Ｉｚは、Ｉｚ
＝＝ Ｉｏ −Ｉｔ”−＝（６）となりＩｚはＩｘの
円関数となり、電流Ｉｚは第４図示の様にＩｘの変化に
応じてＩｘ＝ＯのときにはＩｚ：：＋Ｉｏ、Ｉｘ＝：±
ＩｏのときＩｚ＝Ｏを通る円周上にあるような変化態様
を示すものとなる。
＝＝ Ｉｏ −Ｉｔ”−＝（６）となりＩｚはＩｘの
円関数となり、電流Ｉｚは第４図示の様にＩｘの変化に
応じてＩｘ＝ＯのときにはＩｚ：：＋Ｉｏ、Ｉｘ＝：±
ＩｏのときＩｚ＝Ｏを通る円周上にあるような変化態様
を示すものとなる。
前記のように円関数変換された電流Ｉｚは対数変換手段
１１において、第３図に示す回路を参照して説明したよ
うに差動電流Ｉｅ８． Ｉｅ９に変換されて対数変換
される。そして、対数変換手段１１からは次の（７）式
１こ示されるように基準電圧源ＶＲ１の基準電圧ＶＲ１
を基準とする制御電圧Δｖ２が出力される。
１１において、第３図に示す回路を参照して説明したよ
うに差動電流Ｉｅ８． Ｉｅ９に変換されて対数変換
される。そして、対数変換手段１１からは次の（７）式
１こ示されるように基準電圧源ＶＲ１の基準電圧ＶＲ１
を基準とする制御電圧Δｖ２が出力される。
ΔＶ２＝ ＶＴ Ｑ ｎ（（Ｉ ｏ −Ｉ ｚ）／（Ｉ
ｏ＋ Ｉ ｚ））−（７）次に第２図に示されている電
圧制御型移相回路の位相制御動作について説明する。以
下の説明においては説明の簡略化のために、バイアス電
圧。
ｏ＋ Ｉ ｚ））−（７）次に第２図に示されている電
圧制御型移相回路の位相制御動作について説明する。以
下の説明においては説明の簡略化のために、バイアス電
圧。
電流分（直流分）を除く信号分についてだけなされてい
る。第２図示の回路配置において、第１の二重平衡型差
動増幅器５ではそ九に入力された入力信号Ｖ】が電流変
換されて、トランジスタＱ２２およびトランジスタＱ２
１には、それぞれｉｔ、 −ｉｌの信号電流が流れるが
、前記の各信号電流１１．−１１は、制御電圧Δ■１に
より分流比ｍが制御されているトランジスタＱ１７〜Ｑ
２０の回路の動作によって負荷抵抗ＲＬ中に電流ｉｃｌ
として流れる、同様に第２の二重平衡型差動増幅器６に
おいて、入力信号ｖ２が電流変換されて、トランジスタ
Ｑ１１、 Ｑ １２には、それぞれ１２ｙ ｘ２の信
号電流が流れるが、前記の各信号電流１Ｚｔ−ｉ２は、
制御電圧ΔＶ２にこより分流比ｎが制御されているトラ
ンジスタＱ１３〜ＱＬ６の回路の動作によって負荷抵抗
ＲＬ中にｉｃ２とし“〔流れる。それで、負荷抵抗ＲＬ
中には前記した電流ｉｃＬ、ｉｃ２の加′！５電流が流
れて出力信号Ｖｏが出力されるのであり１次式がなり立
つ。
る。第２図示の回路配置において、第１の二重平衡型差
動増幅器５ではそ九に入力された入力信号Ｖ】が電流変
換されて、トランジスタＱ２２およびトランジスタＱ２
１には、それぞれｉｔ、 −ｉｌの信号電流が流れるが
、前記の各信号電流１１．−１１は、制御電圧Δ■１に
より分流比ｍが制御されているトランジスタＱ１７〜Ｑ
２０の回路の動作によって負荷抵抗ＲＬ中に電流ｉｃｌ
として流れる、同様に第２の二重平衡型差動増幅器６に
おいて、入力信号ｖ２が電流変換されて、トランジスタ
Ｑ１１、 Ｑ １２には、それぞれ１２ｙ ｘ２の信
号電流が流れるが、前記の各信号電流１Ｚｔ−ｉ２は、
制御電圧ΔＶ２にこより分流比ｎが制御されているトラ
ンジスタＱ１３〜ＱＬ６の回路の動作によって負荷抵抗
ＲＬ中にｉｃ２とし“〔流れる。それで、負荷抵抗ＲＬ
中には前記した電流ｉｃＬ、ｉｃ２の加′！５電流が流
れて出力信号Ｖｏが出力されるのであり１次式がなり立
つ。
ｉ １＝ Ｖｌ／ ２ Ｒｅ、 ｉ２＝ Ｖ２／ ２
Ｒｅ・・・・・（８）ｉ ｃｌ＝ （１−２＋＋＋）ｉ
ｆ、 ｉ ｃ２＝ （２ｎ−１） ｉ ：”＝ ＝・
（９）Ｖｏ＝ ＲＬ（ｉｃｌ ＋ １ｃ２）−−＜
１０）（１０）式に（８） 、 （Ｕ式を代入してＶｏ
＝ ＲＬ／２Ｒａ（（２ｍ−１） Ｖ １ ＋ （１−
２ｎ） Ｖ ２）−−（１１）ここで、Ｖｌ、Ｖ２をＶ
ｉに関して複素表示すると、Ｖ１＝ｊＶｉ、Ｖ２＝Ｖｉ
・・・・・１１２）また分流比ｍ 、 ｎはｍ＝１／（
１＋ｅｘｐ（−ΔＶｌ／ＶＴ））ｎ ＝ １／（１＋ｅ
ｘｐ（−ΔＶ２／ＶＴ））であるから、 （２）。
Ｒｅ・・・・・（８）ｉ ｃｌ＝ （１−２＋＋＋）ｉ
ｆ、 ｉ ｃ２＝ （２ｎ−１） ｉ ：”＝ ＝・
（９）Ｖｏ＝ ＲＬ（ｉｃｌ ＋ １ｃ２）−−＜
１０）（１０）式に（８） 、 （Ｕ式を代入してＶｏ
＝ ＲＬ／２Ｒａ（（２ｍ−１） Ｖ １ ＋ （１−
２ｎ） Ｖ ２）−−（１１）ここで、Ｖｌ、Ｖ２をＶ
ｉに関して複素表示すると、Ｖ１＝ｊＶｉ、Ｖ２＝Ｖｉ
・・・・・１１２）また分流比ｍ 、 ｎはｍ＝１／（
１＋ｅｘｐ（−ΔＶｌ／ＶＴ））ｎ ＝ １／（１＋ｅ
ｘｐ（−ΔＶ２／ＶＴ））であるから、 （２）。
（７）式により、
２ｍ−１＝ Ｉ ｘ／ ｉ ｏ、１−２ｎ＝ Ｉ ｚ／
Ｉ ｏ−（１３）（１１）式に（１２） 、 （１３
）式を代入して。
Ｉ ｏ−（１３）（１１）式に（１２） 、 （１３
）式を代入して。
Ｖｏ＝Ｖｉ−ＲＬ／２ Ｒｅ（（Ｉｚ／Ｉｏ）＋ ｊ
（Ｉｘ／Ｉｏ））−・・・・・・（１４） （１４）式において、出力電圧■０の振巾は、Ｖｉ−Ｒ
Ｌ／２Ｒｅ ＩＺ／ＩＯ）＋（ＩＸ／ＩＱ）”であり
、位相φは、φ＝ｔ、Ｊｎ’（Ｉ ｘ／ Ｉ ｚ）とな
るが、（６）式の関係を用いて、極座標表示すると Ｉｚ／Ｉｏ ＋（Ｉｘ／Ｉｏ）”＝１であるから、Ｖ
ｏ＝Ｖｉ−ＲＬ／２Ｒｅ Ｚφ （ただし、φ＝ｔａｎ’Ｉｘ／ Ｉｏ−Ｉｘ）・・・
・＝（１５）（１５）式で明らかなように出力信号Ｖｏ
の振巾は制御電流Ｉｘにかかわらず一定であり、その位
相は制御電流Ｉｘの変化に応じて、第５図に示されてい
るように一９０度から＋９０度まで変化させることがで
きる。したがって、第２図に示されている回路配置は制
ｅＩＪ電圧Ｖｘによって出力振巾が一定で、出力位相が
可変できる電圧制御型移相器として動作する。
（Ｉｘ／Ｉｏ））−・・・・・・（１４） （１４）式において、出力電圧■０の振巾は、Ｖｉ−Ｒ
Ｌ／２Ｒｅ ＩＺ／ＩＯ）＋（ＩＸ／ＩＱ）”であり
、位相φは、φ＝ｔ、Ｊｎ’（Ｉ ｘ／ Ｉ ｚ）とな
るが、（６）式の関係を用いて、極座標表示すると Ｉｚ／Ｉｏ ＋（Ｉｘ／Ｉｏ）”＝１であるから、Ｖ
ｏ＝Ｖｉ−ＲＬ／２Ｒｅ Ｚφ （ただし、φ＝ｔａｎ’Ｉｘ／ Ｉｏ−Ｉｘ）・・・
・＝（１５）（１５）式で明らかなように出力信号Ｖｏ
の振巾は制御電流Ｉｘにかかわらず一定であり、その位
相は制御電流Ｉｘの変化に応じて、第５図に示されてい
るように一９０度から＋９０度まで変化させることがで
きる。したがって、第２図に示されている回路配置は制
ｅＩＪ電圧Ｖｘによって出力振巾が一定で、出力位相が
可変できる電圧制御型移相器として動作する。
次に１本発明による制御回路の他の実施例を第６図に示
す。第６図は第１図に示されている本発明の電圧制御型
移相回路における電圧電流変換器８と対数変換手段９と
円関数変換手段１０の部分の他の構成態様を示す実施例
である。第６図に示されている回路配置において、差動
対のトランジスタＱ２３． Ｑ２４と２個の電流源Ｉｏ
と抵抗Ｒ２を含む回路構成は周知の差動増幅器であり、
この部分は電圧ａｌ流変換器８を構成していて、制ｇ４
電圧の入力端子３を介して制御電圧Ｖｘがトランジスタ
Ｑ２３のベースに入力し、また、トランジスタＱ２４の
ベースにはノ＆′＄電圧源ＶＲ３に設定された基準電圧
ＶＲ３が印加されている。第６図示の回路配置において
、基ｅ電圧源ＶＲ４がベースに共通に接続されているト
ランジス！ＩＱ２５．Ｑ２６は対数変換手段９を構成し
ており、前記したトランジスタＱ２５． Ｑ２６のそれ
ぞれのエミッタ間から制御電圧Δｖ１が送出される。
す。第６図は第１図に示されている本発明の電圧制御型
移相回路における電圧電流変換器８と対数変換手段９と
円関数変換手段１０の部分の他の構成態様を示す実施例
である。第６図に示されている回路配置において、差動
対のトランジスタＱ２３． Ｑ２４と２個の電流源Ｉｏ
と抵抗Ｒ２を含む回路構成は周知の差動増幅器であり、
この部分は電圧ａｌ流変換器８を構成していて、制ｇ４
電圧の入力端子３を介して制御電圧Ｖｘがトランジスタ
Ｑ２３のベースに入力し、また、トランジスタＱ２４の
ベースにはノ＆′＄電圧源ＶＲ３に設定された基準電圧
ＶＲ３が印加されている。第６図示の回路配置において
、基ｅ電圧源ＶＲ４がベースに共通に接続されているト
ランジス！ＩＱ２５．Ｑ２６は対数変換手段９を構成し
ており、前記したトランジスタＱ２５． Ｑ２６のそれ
ぞれのエミッタ間から制御電圧Δｖ１が送出される。
第６図示の回路配置中のダイオードＤ４とトランジスタ
Ｑ２７とによって４成されているカレントミラー回路と
、トランジスタＱ２６．Ｑ２８〜Ｑ３１．ダイオードＤ
５で構成される回路は、円関数変換手段１０を構成して
いて、トランジスタＱ３１から円関数に変換された電流
Ｉｚを出力する。第６図示の回路配置の回路動作は次の
とおりである。
Ｑ２７とによって４成されているカレントミラー回路と
、トランジスタＱ２６．Ｑ２８〜Ｑ３１．ダイオードＤ
５で構成される回路は、円関数変換手段１０を構成して
いて、トランジスタＱ３１から円関数に変換された電流
Ｉｚを出力する。第６図示の回路配置の回路動作は次の
とおりである。
第６図示の回路配置において、差動増幅器の周知の性質
により制御電圧Ｖｘに対応している変換電流Ｉｘが抵抗
Ｒ２に流れるので、トランジスタＱ２５、Ｑ２６に流れ
る電流Ｉ ｅ２５． Ｉ ｅ２６はＩｅ２５＝Ｉｏ４−
Ｉ ｘ、 Ｉ ｅ２６＝ Ｉ ｏ −Ｉ ｘで示される
差動電流となる。
により制御電圧Ｖｘに対応している変換電流Ｉｘが抵抗
Ｒ２に流れるので、トランジスタＱ２５、Ｑ２６に流れ
る電流Ｉ ｅ２５． Ｉ ｅ２６はＩｅ２５＝Ｉｏ４−
Ｉ ｘ、 Ｉ ｅ２６＝ Ｉ ｏ −Ｉ ｘで示される
差動電流となる。
これによりトランジスタＱ２５．Ｑ２６のｖＢＥが変化
し、その差電圧として（２）式で表わされる制御電圧Δ
ｖ１が、両エミッタ間に得られることは周知のとおりで
ある。
し、その差電圧として（２）式で表わされる制御電圧Δ
ｖ１が、両エミッタ間に得られることは周知のとおりで
ある。
カレントミラー回路の周知の性質により、トランジスタ
Ｑ２５に流れる電流Ｉ ｅ２５に等しい電流が、トラン
ジスタＱ２７から出力されてトランジスタＱ２ｇに流れ
るが、トランジスタＱ２８．Ｑ２６のベース及びコレク
タは共通に基準電圧源ＶＲ４に接続されているので、ト
ランジスタＱ２９． Ｑ３０のベース間にはトランジス
タＱ２８． Ｑ２６のそれぞれのエミッタ間電圧ＷＢＥ
２８とＷＢＥ２６が加算されて印加される。それで、ト
ランジスタＱ２９． Ｑ３０に流れる電流は第２図示の
回路配置について説明したのと同様にして、Ｉｙ＝７−
１丁−Ｉｘ−となる。
Ｑ２５に流れる電流Ｉ ｅ２５に等しい電流が、トラン
ジスタＱ２７から出力されてトランジスタＱ２ｇに流れ
るが、トランジスタＱ２８．Ｑ２６のベース及びコレク
タは共通に基準電圧源ＶＲ４に接続されているので、ト
ランジスタＱ２９． Ｑ３０のベース間にはトランジス
タＱ２８． Ｑ２６のそれぞれのエミッタ間電圧ＷＢＥ
２８とＷＢＥ２６が加算されて印加される。それで、ト
ランジスタＱ２９． Ｑ３０に流れる電流は第２図示の
回路配置について説明したのと同様にして、Ｉｙ＝７−
１丁−Ｉｘ−となる。
ダイオードＤ５とトランジスタＱ３１とによって構成さ
れているカレントミラー回路における前記したダイオー
ドＤ５と１〜ランジスタＱ３１とのそれぞれの接合面積
を等しくしておけば、その出力電流１ｚと、電流Ｉｙと
が等しく、 Ｉｚ＝ Ｉｏ −Ｉｘ となって、第６図示の回路
配置においても、トランジスタＱ３１から出力される電
流Ｉｚは前記した第２図示の回路配置の場合と同様に円
関数変換された出力となる。
れているカレントミラー回路における前記したダイオー
ドＤ５と１〜ランジスタＱ３１とのそれぞれの接合面積
を等しくしておけば、その出力電流１ｚと、電流Ｉｙと
が等しく、 Ｉｚ＝ Ｉｏ −Ｉｘ となって、第６図示の回路
配置においても、トランジスタＱ３１から出力される電
流Ｉｚは前記した第２図示の回路配置の場合と同様に円
関数変換された出力となる。
これまでの実施例の説明においては、本発明の可変移相
回路を電圧制御型移相回路として構成した場合について
だけ記述して来たが、本発明の可変移相回路の実施に当
って、電圧電流変換器を用いずに制御入力電流によって
位相制御が行われるような構成とすることにより、本発
明の可変移相回路は電流制御型移相器としても実施でき
るのであり、また、本発明の可変移相回路の実施に当っ
て、分相器として例えば±４５度だけ移相している状態
の２信号を出力するもの等を用いてもよいのであり、こ
の場合には出力信号の位相の中心値が、入力に対して一
定位相だけずれた出力となるだけであり１位相の制御の
態様は前記した場合と同褪であることはいうまでもない
。
回路を電圧制御型移相回路として構成した場合について
だけ記述して来たが、本発明の可変移相回路の実施に当
って、電圧電流変換器を用いずに制御入力電流によって
位相制御が行われるような構成とすることにより、本発
明の可変移相回路は電流制御型移相器としても実施でき
るのであり、また、本発明の可変移相回路の実施に当っ
て、分相器として例えば±４５度だけ移相している状態
の２信号を出力するもの等を用いてもよいのであり、こ
の場合には出力信号の位相の中心値が、入力に対して一
定位相だけずれた出力となるだけであり１位相の制御の
態様は前記した場合と同褪であることはいうまでもない
。
（発明の効果）
以上、詳細に説明したところから明らかなように、本発
明の可変移相回路は入力信号を互に９０度の位相差を有
する第１．第２の２つの信号に分配して出力する分相器
と、前記した分相器からの第１の出力信号が入力信号と
して供給される第１の二重平衡型差動増幅器と、前記し
た分相器からの第２の出力信号が入力信号として供給さ
れろ第２の二重平衡型差動増幅器と、前記した第１．第
２の二重平衡型差動増幅器のそれぞれの出力信号を加算
して出力する加算器と、制御入力を差動電流に変換する
変換器と、前記した変換器の出力電流を対数電圧に変換
する第１の対数変換手段と。
明の可変移相回路は入力信号を互に９０度の位相差を有
する第１．第２の２つの信号に分配して出力する分相器
と、前記した分相器からの第１の出力信号が入力信号と
して供給される第１の二重平衡型差動増幅器と、前記し
た分相器からの第２の出力信号が入力信号として供給さ
れろ第２の二重平衡型差動増幅器と、前記した第１．第
２の二重平衡型差動増幅器のそれぞれの出力信号を加算
して出力する加算器と、制御入力を差動電流に変換する
変換器と、前記した変換器の出力電流を対数電圧に変換
する第１の対数変換手段と。
前記した変換器の出力電流を円関数に変換する円関数変
換手段と、前記した円関数変換手段の出力電流を対数電
圧に変換する第２の対数変換手段とを備え、前記した第
１の対数変換手段からの出力で前記した第１．の二重平
衡型差動増幅器の利得を制御するとともに、前記した第
２の対数変換手段からの出力で前記した第２の二重平衡
型差動増幅器の利得を制御することにより、前記した加
算器から位相の制御された出力信号を得るようにした可
変移相回路であるから、この本発明の可変移相回路では
制御入力電圧を基準電圧に対して正負に変化させること
により、その出力信号の振巾を一定にしたままにおいて
、±９０度の範囲で、位相を可変できる可変移相回路を
容易に実現できるのであり、この本発明によれば既述し
た従来の可変移相回路における問題点は良好に解決でき
る。
換手段と、前記した円関数変換手段の出力電流を対数電
圧に変換する第２の対数変換手段とを備え、前記した第
１の対数変換手段からの出力で前記した第１．の二重平
衡型差動増幅器の利得を制御するとともに、前記した第
２の対数変換手段からの出力で前記した第２の二重平衡
型差動増幅器の利得を制御することにより、前記した加
算器から位相の制御された出力信号を得るようにした可
変移相回路であるから、この本発明の可変移相回路では
制御入力電圧を基準電圧に対して正負に変化させること
により、その出力信号の振巾を一定にしたままにおいて
、±９０度の範囲で、位相を可変できる可変移相回路を
容易に実現できるのであり、この本発明によれば既述し
た従来の可変移相回路における問題点は良好に解決でき
る。
第１図は本発明の可変移相回路を電圧制御型移相回路と
して実施した場合の一実施例のブロック図、第２図は本
発明の可変移相回路を電圧制御型移相回路として実施し
た場合の一実施例の電圧制御型移相回路の一実施例の回
路図、第３図は差動電流の発生を説明するための回路図
、第４図は円関数変換手段の変換特性図、第５図は本発
明の可変移相回路の動作を示すベクトル図、第６図は本
発明の可変移相回路の一部の他の構成例の回路図、第７
図は従来例の回路図、第８図は従来例の動作を示すベク
トル図である。 １・・・信号入力端子、２・・・信号出力端子、３・・
・制御電圧の入力端子、４・・・分相器、５，６・・・
第１゜第２の二重平衡型差動増幅器、７・・・加算器、
８・・電圧電流変換器、９，１１・・・対ａ変換手段、
１０・・・円関数変換手段、 特許出願人 日本ビクター株式会社 手続補正書 （自発） 昭和６１年９月１６日 昭和６１年特許願第１２４１７９号 ２、発明の名称 可変移相回路 ３、補正をする者 事件との関係 特 許 出願人 住 所 神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２） 日本ビクター株式会社４、代理人 住 所 東京部品用区東品用３丁目４番１９−９１５号
ファクシミリ０３（４７２）２２５７番５、補正命令の
日付 （自発） 昭和 年 月 日（発送日 昭和 年 月 日）６、補
正の対象 （１）明！ｌＴＩ書の発明の詳細な説明の欄（２）明細
書の図面の簡単な説明 ７、補正の内容 （１）明細書第６頁第２行ｒＶｘ＞ＶＲＪ を次のよう
に補正する。 ｒＶｘ ＜ ＶＲＩ （２）明細書第６頁第１７行「Ｖ２」を次のように補正
する。 「Ｖ２」 （３）明細書第１３頁第８行「電圧変」を次のように補
正する。 「電圧電流変」 （４）明細書第１６頁第１５行「電圧変」を次のように
補正する６ 「電圧電流変」 （５）明細書第１９頁第２行「トランジスタＱ５Ｊを次
のように補正する。 「トランジスタＱ２．Ｑ５Ｊ （６）明細書第１９頁第３行「１−ランジスタＱ６Ｊを
次のように補正する。 「トランジスタＱ４．Ｑ６Ｊ （７）明細書第２８頁第１行間頁第２行［一実施例の電
・・・ ・・・回路図、」を次のように補正する。 ［一実施例の回路図、」 手続補正書 （自発） 昭和６１年９月１７日 特許庁長官 黒 １）明 雄 殿 ２、発明の名称 可変移相回路 ３、補正をする者 事件との関係 特 許 出願人 住 所 神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２） 日本ビクター株式会社４、代理人 住 所 東京部品用区東品用３丁目４番１９−９１５号
ファクシミリ０３（４７２） ２２５７番５、補正命令
の日付 （自発） 昭和 年 月 日（発送日 昭和 年 月 日）６、補
正の対象 明細書の発明の詳細な説明の欄７、補正
の内容
して実施した場合の一実施例のブロック図、第２図は本
発明の可変移相回路を電圧制御型移相回路として実施し
た場合の一実施例の電圧制御型移相回路の一実施例の回
路図、第３図は差動電流の発生を説明するための回路図
、第４図は円関数変換手段の変換特性図、第５図は本発
明の可変移相回路の動作を示すベクトル図、第６図は本
発明の可変移相回路の一部の他の構成例の回路図、第７
図は従来例の回路図、第８図は従来例の動作を示すベク
トル図である。 １・・・信号入力端子、２・・・信号出力端子、３・・
・制御電圧の入力端子、４・・・分相器、５，６・・・
第１゜第２の二重平衡型差動増幅器、７・・・加算器、
８・・電圧電流変換器、９，１１・・・対ａ変換手段、
１０・・・円関数変換手段、 特許出願人 日本ビクター株式会社 手続補正書 （自発） 昭和６１年９月１６日 昭和６１年特許願第１２４１７９号 ２、発明の名称 可変移相回路 ３、補正をする者 事件との関係 特 許 出願人 住 所 神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２） 日本ビクター株式会社４、代理人 住 所 東京部品用区東品用３丁目４番１９−９１５号
ファクシミリ０３（４７２）２２５７番５、補正命令の
日付 （自発） 昭和 年 月 日（発送日 昭和 年 月 日）６、補
正の対象 （１）明！ｌＴＩ書の発明の詳細な説明の欄（２）明細
書の図面の簡単な説明 ７、補正の内容 （１）明細書第６頁第２行ｒＶｘ＞ＶＲＪ を次のよう
に補正する。 ｒＶｘ ＜ ＶＲＩ （２）明細書第６頁第１７行「Ｖ２」を次のように補正
する。 「Ｖ２」 （３）明細書第１３頁第８行「電圧変」を次のように補
正する。 「電圧電流変」 （４）明細書第１６頁第１５行「電圧変」を次のように
補正する６ 「電圧電流変」 （５）明細書第１９頁第２行「トランジスタＱ５Ｊを次
のように補正する。 「トランジスタＱ２．Ｑ５Ｊ （６）明細書第１９頁第３行「１−ランジスタＱ６Ｊを
次のように補正する。 「トランジスタＱ４．Ｑ６Ｊ （７）明細書第２８頁第１行間頁第２行［一実施例の電
・・・ ・・・回路図、」を次のように補正する。 ［一実施例の回路図、」 手続補正書 （自発） 昭和６１年９月１７日 特許庁長官 黒 １）明 雄 殿 ２、発明の名称 可変移相回路 ３、補正をする者 事件との関係 特 許 出願人 住 所 神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２） 日本ビクター株式会社４、代理人 住 所 東京部品用区東品用３丁目４番１９−９１５号
ファクシミリ０３（４７２） ２２５７番５、補正命令
の日付 （自発） 昭和 年 月 日（発送日 昭和 年 月 日）６、補
正の対象 明細書の発明の詳細な説明の欄７、補正
の内容
Claims (1)
- 【特許請求の範囲】 １、入力信号を互に９０度の位相差を有する第１、第２
の２つの信号に分配して出力する分相器と、前記した分
相器からの第１の出力信号が入力信号として供給される
第１の二重平衡型差動増幅器と、前記した分相器からの
第２の出力信号が入力信号として供給される第２の二重
平衡型差動増幅器と、前記した第１、第２の二重平衡型
差動増幅器のそれぞれの出力信号を加算して出力する加
算器と、制御入力を差動電流に変換する変換器と、前記
した変換器の出力電流を対数電圧に変換する第１の対数
変換手段と、前記した変換器の出力電流を円関数に変換
する円関数変換手段と、前記した円関数変換手段の出力
電流を対数電圧に変換する第２の対数変換手段とを備え
、前記した第１の対数変換手段からの出力で前記した第
１の二重平衡型差動増幅器の利得を制御するとともに、
前記した第２の対数変換手段からの出力で前記した第２
の二重平衡型差動増幅器の利得を制御することにより、
前記した加算器から位相の制御された出力信号を得るよ
うにした可変移相回路 ２、前記した円関数変換手段として、入力電流を基準電
流に対して変化する差動電流に変換する手段と、その差
動電流がそれぞれ流れる２個のＰＮ接合と、前記の２個
のＰＮ接合の加算電圧がそれぞれのベース間に印加され
るとともに、互いのエミッタが接続されたＮＰＮトラン
ジスタとＰＮＰトランジスタとの直列接続回路とを備え
、前記したＮＰＮトランジスタのコレクタとＰＮＰトラ
ンジスタのコレクタとの少なくとも一方から電流を出力
するように構成されているものを用いた特許請求の範囲
第１項記載の可変移相回路
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124179A JPS62281506A (ja) | 1986-05-29 | 1986-05-29 | 可変移相回路 |
| KR1019870005152A KR900004765B1 (ko) | 1986-05-29 | 1987-05-25 | 가변 이상회로 |
| US07/054,939 US4737703A (en) | 1986-05-29 | 1987-05-27 | Variable phase shifting circuit |
| DE87304725T DE3785082T2 (de) | 1986-05-29 | 1987-05-28 | Variable Phasenverschiebungsschaltung. |
| EP87304725A EP0247871B1 (en) | 1986-05-29 | 1987-05-28 | Variable phase shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124179A JPS62281506A (ja) | 1986-05-29 | 1986-05-29 | 可変移相回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281506A true JPS62281506A (ja) | 1987-12-07 |
| JPH0476528B2 JPH0476528B2 (ja) | 1992-12-03 |
Family
ID=14878929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124179A Granted JPS62281506A (ja) | 1986-05-29 | 1986-05-29 | 可変移相回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4737703A (ja) |
| EP (1) | EP0247871B1 (ja) |
| JP (1) | JPS62281506A (ja) |
| KR (1) | KR900004765B1 (ja) |
| DE (1) | DE3785082T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114382B2 (ja) * | 1986-11-18 | 1995-12-06 | 日本電気株式会社 | 携帯無線機用車載アダプタ− |
| US4808936A (en) * | 1988-03-25 | 1989-02-28 | Tektronix, Inc. | Continuously variable clock delay circuit |
| DE3828840A1 (de) * | 1988-08-25 | 1990-03-08 | Ant Nachrichtentech | Verfahren und schaltungsanordnung zur phasenverschiebung |
| US5317200A (en) * | 1991-09-30 | 1994-05-31 | Sony Corporation | Phase shift circuit apparatus |
| US5736840A (en) * | 1993-09-09 | 1998-04-07 | Kabushiki Kaisha Toshiba | Phase shifter and communication system using the phase shifter |
| JP3410776B2 (ja) * | 1993-09-09 | 2003-05-26 | 株式会社東芝 | 直交信号発生回路 |
| US5389886A (en) * | 1993-11-12 | 1995-02-14 | Northern Telecom Limited | Quadrature signals frequency doubler |
| US5705922A (en) * | 1995-03-30 | 1998-01-06 | The Whitaker Corporation | Terminator with voltage regulator |
| AT405584B (de) * | 1995-06-16 | 1999-09-27 | Johann W Kolar | Synchronisation der schaltzustandsänderungen parallelgeschalteter zweipunkt-stromgeregelter leistungselektronischer systeme bei definierter phasenversetzung |
| US5924890A (en) * | 1996-08-30 | 1999-07-20 | The Whitaker Corporation | Electrical connector having a virtual indicator |
| US7728576B1 (en) | 2004-01-07 | 2010-06-01 | The United States Of America As Represented By The Secretary Of The Air Force | Programmable multi-channel amplitude and phase shifting circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3056921A (en) * | 1959-02-17 | 1962-10-02 | Ryan Aeronautical Co | Variable frequency passive phase shifter |
| US3436647A (en) * | 1966-05-25 | 1969-04-01 | Honeywell Inc | Phase shifting control by phase comparison of signals |
| US3530365A (en) * | 1967-09-27 | 1970-09-22 | James A Peugh | Phase shifting network for producing a phase of any value from 0 to 360 |
| JPS5341025B2 (ja) * | 1972-09-22 | 1978-10-31 | ||
| JPS5533747Y2 (ja) * | 1975-04-14 | 1980-08-11 | ||
| US4039930A (en) * | 1976-08-12 | 1977-08-02 | General Electric Company | Remotely controlled phase shifting circuit |
| JPS57143916A (en) * | 1981-03-02 | 1982-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Infinite phase shifter |
-
1986
- 1986-05-29 JP JP61124179A patent/JPS62281506A/ja active Granted
-
1987
- 1987-05-25 KR KR1019870005152A patent/KR900004765B1/ko not_active IP Right Cessation
- 1987-05-27 US US07/054,939 patent/US4737703A/en not_active Expired - Lifetime
- 1987-05-28 EP EP87304725A patent/EP0247871B1/en not_active Expired - Lifetime
- 1987-05-28 DE DE87304725T patent/DE3785082T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0247871A3 (en) | 1989-08-16 |
| DE3785082D1 (de) | 1993-05-06 |
| KR870011520A (ko) | 1987-12-24 |
| JPH0476528B2 (ja) | 1992-12-03 |
| DE3785082T2 (de) | 1993-09-30 |
| EP0247871B1 (en) | 1993-03-31 |
| US4737703A (en) | 1988-04-12 |
| EP0247871A2 (en) | 1987-12-02 |
| KR900004765B1 (ko) | 1990-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |