JPS62266868A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62266868A JPS62266868A JP61112008A JP11200886A JPS62266868A JP S62266868 A JPS62266868 A JP S62266868A JP 61112008 A JP61112008 A JP 61112008A JP 11200886 A JP11200886 A JP 11200886A JP S62266868 A JPS62266868 A JP S62266868A
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- Japan
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- groove
- memory cell
- capacitor
- semiconductor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にＭＯ５型電界
効果トランジスタ（以下ＭＯ３）ランジスタと呼７−″
、）を用いた半導体記憶装置の改良構造に係るものであ
る。
効果トランジスタ（以下ＭＯ３）ランジスタと呼７−″
、）を用いた半導体記憶装置の改良構造に係るものであ
る。
半導体記憶装置、こ〜ではｌトランジスタ、１容量型ダ
イナミツクメモリセルについては、いわゆる、微細化技
術の進展と共に、たかだかこ−３年間程度の短期間のう
ちに、その構成において、お−よそ４倍程度に及ぶ高集
積化が達成され、最近に至ってはいわゆる。 ＩＭＤＲ
ＡＭの漬産サンプルの提示、また４ＭＤＲＡＭの開発試
作がなされるようになってきている。しかし乍ら、一方
で、このような高集積化による記憶装置構成の場合、単
純なヌケ−リングでは、チップサイズの増大を招いて経
済。
イナミツクメモリセルについては、いわゆる、微細化技
術の進展と共に、たかだかこ−３年間程度の短期間のう
ちに、その構成において、お−よそ４倍程度に及ぶ高集
積化が達成され、最近に至ってはいわゆる。 ＩＭＤＲ
ＡＭの漬産サンプルの提示、また４ＭＤＲＡＭの開発試
作がなされるようになってきている。しかし乍ら、一方
で、このような高集積化による記憶装置構成の場合、単
純なヌケ−リングでは、チップサイズの増大を招いて経
済。
的なコストを確保することが極めて困難であり、またパ
ッケージサイズの制限の上からも、チップサイズの縮少
が大きな課題であると云える。
ッケージサイズの制限の上からも、チップサイズの縮少
が大きな課題であると云える。
このために、現在、 ＩＭＩ）ＲＡＭ程度以りの高密度
記憶装置に対しては、従来の、いわゆる８４ＫＤＲＡＭ
とか、２５８ＫＤＲＡＭにおいて用いられてさたブレー
ナ型のメモリセル構造から、［・レンチ型のメモリセル
構造、スタックド型のメモリセル構造などのように、３
次元的にメモリ容Ｇ）、つまり記憶合着を増加させる技
術を採用する傾向にあって、益々２それらの技術開発が
重要になっている。
記憶装置に対しては、従来の、いわゆる８４ＫＤＲＡＭ
とか、２５８ＫＤＲＡＭにおいて用いられてさたブレー
ナ型のメモリセル構造から、［・レンチ型のメモリセル
構造、スタックド型のメモリセル構造などのように、３
次元的にメモリ容Ｇ）、つまり記憶合着を増加させる技
術を採用する傾向にあって、益々２それらの技術開発が
重要になっている。
こ−で、従来例によるこの種のＩＭＤＲＡＭ相当以Ｅの
半導体記憶装置に採用され始めた。いわゆるトレンチ型
メモリセル構造の概要を第２図（ａ） 、（ｂ）に示す
、同図（ａ）はこのトレンチ型メモリセル構造の要部縦
断面図、同図（ｂ）は同上平面パターン図である。
半導体記憶装置に採用され始めた。いわゆるトレンチ型
メモリセル構造の概要を第２図（ａ） 、（ｂ）に示す
、同図（ａ）はこのトレンチ型メモリセル構造の要部縦
断面図、同図（ｂ）は同上平面パターン図である。
このトレンチ型メモリセル構造においては、プラズマエ
ツチング技術などによって、半導体基板の一生面上に、
いわゆる、溝を掘り込み形成することにより、同半導体
基板の表面積を実質的に増加させることを主眼としてお
り、この手段によって平面的に見たメモリセルサイズを
可及的に小さくし得るのである。
ツチング技術などによって、半導体基板の一生面上に、
いわゆる、溝を掘り込み形成することにより、同半導体
基板の表面積を実質的に増加させることを主眼としてお
り、この手段によって平面的に見たメモリセルサイズを
可及的に小さくし得るのである。
すなわち、これらの第２図（ａ） 、 （ｂ）従来例構
成においては、まず、例えば、Ｐ型半導体基板３１を用
い、その−主面上にあって、素子間分離用の厚いフィー
ルド酸化膜４１を形成させた後、プラズマエツチングな
どにより、同半導体基板３１に所要深さの溝を掘り込む
、こ−で、この溝の掘り込み深さとしては、構成するメ
モリセルの記憶容量と、技術上の困難さのトレードオフ
となるが、一般的には３〜４ル程度である。
成においては、まず、例えば、Ｐ型半導体基板３１を用
い、その−主面上にあって、素子間分離用の厚いフィー
ルド酸化膜４１を形成させた後、プラズマエツチングな
どにより、同半導体基板３１に所要深さの溝を掘り込む
、こ−で、この溝の掘り込み深さとしては、構成するメ
モリセルの記憶容量と、技術上の困難さのトレードオフ
となるが、一般的には３〜４ル程度である。
次に、前記掘り込まれた溝の表面に、拡散により選択的
にＮ＋層を形成してメモリ容量の一方の電極４０とし、
かつその表面にメモリ容量の誘電体として酸化膜３２を
形成させ、その後、さらにポリシリコンなどの材料によ
りメモリ容量の他方の電極３５を形成して、これらの各
電極３５．４０と酸化膜３２とによりメモリセル容量を
構成させる。こ−で、このメモリ容量の値は、誘電体と
しての酸化膜３２の厚さと、 ｆｕｌｌ自体の深さとに
依存するが、一般的には５０ｆＦ程度である。
にＮ＋層を形成してメモリ容量の一方の電極４０とし、
かつその表面にメモリ容量の誘電体として酸化膜３２を
形成させ、その後、さらにポリシリコンなどの材料によ
りメモリ容量の他方の電極３５を形成して、これらの各
電極３５．４０と酸化膜３２とによりメモリセル容量を
構成させる。こ−で、このメモリ容量の値は、誘電体と
しての酸化膜３２の厚さと、 ｆｕｌｌ自体の深さとに
依存するが、一般的には５０ｆＦ程度である。
続いて、前記メモリセル容量のスイッチ用ＭＯＳトラン
ジスタを構成させるため、前記半導体基板３１の一生面
上にあって、ゲート酸化膜３８を介し、ポリシリコン、
ポリサイド材料などにより ｘＯＳトランジスタのゲー
ト電極３７を形成させた後、前記メモリ容量の電極３５
とＭＯＳトランジスタのゲート電極３７とをマスクにし
て、ＭＯＳ ）ランジスタのソース領域３３．およびド
レイン領域３４を選択的に拡散形成させ、その後、さら
にスムースコート膜３８に対し選択的にコンタクト孔を
開口させて、表面側でのビット線としての配線層３９を
形成させると共に、これを前記ドレイン領域３４に接続
させるのである。
ジスタを構成させるため、前記半導体基板３１の一生面
上にあって、ゲート酸化膜３８を介し、ポリシリコン、
ポリサイド材料などにより ｘＯＳトランジスタのゲー
ト電極３７を形成させた後、前記メモリ容量の電極３５
とＭＯＳトランジスタのゲート電極３７とをマスクにし
て、ＭＯＳ ）ランジスタのソース領域３３．およびド
レイン領域３４を選択的に拡散形成させ、その後、さら
にスムースコート膜３８に対し選択的にコンタクト孔を
開口させて、表面側でのビット線としての配線層３９を
形成させると共に、これを前記ドレイン領域３４に接続
させるのである。
このように、前記従来例での、３次元的なトレンチ型メ
モリセル構造による半導体記憶装置の場合、基板の一生
面上に形成されるメモリセルにおいては１通常のプレー
ナ型メモリセル構造に比較するとき、これを掘り込まれ
た溝部分に構成させるために、主面上の比較的少ない表
面積内に容易に纏め得るのであるが、一方で、このよう
にメモリセル用のトランジスタと容量とが、共に平面的
に横並びに配置されていることから、より一層。
モリセル構造による半導体記憶装置の場合、基板の一生
面上に形成されるメモリセルにおいては１通常のプレー
ナ型メモリセル構造に比較するとき、これを掘り込まれ
た溝部分に構成させるために、主面上の比較的少ない表
面積内に容易に纏め得るのであるが、一方で、このよう
にメモリセル用のトランジスタと容量とが、共に平面的
に横並びに配置されていることから、より一層。
高密度の記憶装置としては、未だ不充分なものであった
。
。
従って、この発明の目的とするところは、従来のこのよ
うな問題点を改善し、３次元的構造を用いて、−居の高
密度、高集積化されたこの種のメモリセル、ひいては半
導体記憶装置を提供することである。
うな問題点を改善し、３次元的構造を用いて、−居の高
密度、高集積化されたこの種のメモリセル、ひいては半
導体記憶装置を提供することである。
前記目的を達成させるために、この発明に係る半導体記
憶装置は、半導体基板、領域に掘り込まれた溝内に、メ
モリセルを構成する容量と ＭＯＳ トランジスタとを
、それぞれ平面的に重なるように配置させたものである
。
憶装置は、半導体基板、領域に掘り込まれた溝内に、メ
モリセルを構成する容量と ＭＯＳ トランジスタとを
、それぞれ平面的に重なるように配置させたものである
。
すなわち、この発明においては、メモリセルを構成する
容量とＭＯＳ ）ランジスタとを、掘り込まれた溝内に
、それぞれ平面的に重なるように配置させることによっ
て、メモリセル構造における一層の高密度、高集積化を
達成し得るのである。
容量とＭＯＳ ）ランジスタとを、掘り込まれた溝内に
、それぞれ平面的に重なるように配置させることによっ
て、メモリセル構造における一層の高密度、高集積化を
達成し得るのである。
以下、この発明に係る半導体記憶装置の一実施例につき
、第１図（ａ）、（ｂ）を参照して詳細に説明する。
、第１図（ａ）、（ｂ）を参照して詳細に説明する。
第１図（ａ）はこの実施例を前記と同様にトレンチ型メ
モリセル構造に適用した場合の概要を示す要部縦断面図
、同図（ｂ）は同上平面パターン図である。
モリセル構造に適用した場合の概要を示す要部縦断面図
、同図（ｂ）は同上平面パターン図である。
これらの第１図（ａ）、（ｂ）において、この実施例構
成では、まず、例えば、Ｎ“型半導体基板１１にＰ型半
導体領域１１＆をエピタキシャル、あるいはウェル技術
により成長形成させたものを用い、同半導体領域１１ａ
の主面上にあって、素子間分離用の厚いフィールド酸化
膜２１を形成させた後、ドライエツチング技術などによ
り、同主面の所定箇所に所要深さの溝を掘り込む。
成では、まず、例えば、Ｎ“型半導体基板１１にＰ型半
導体領域１１＆をエピタキシャル、あるいはウェル技術
により成長形成させたものを用い、同半導体領域１１ａ
の主面上にあって、素子間分離用の厚いフィールド酸化
膜２１を形成させた後、ドライエツチング技術などによ
り、同主面の所定箇所に所要深さの溝を掘り込む。
ついで、前記掘り込まれた溝の最深部に、ポリシリコン
などの材料による導電層１５ａをデポジットさせて前記
半導体基板１１に接続させると共に、凹溝の内側面には
、拡散により選択的にＮ層を形成してメモリ容量の一方
の電極２０とし、かつその表面にメモリ容量の誘電体と
して酸化膜１２を形成させ、その後、同構内には、さら
にポリシリコンなどの材料を、溝上部を残した所定レベ
ルまで埋め込んで前記導電層１５ａに接続させ、これに
よりメモリ古着の他方のＴＬ極１５を形成して、これら
の各電極１５，２０．導電層１５ａと酸化膜１２とによ
りメモリセル容量を構成させる。
などの材料による導電層１５ａをデポジットさせて前記
半導体基板１１に接続させると共に、凹溝の内側面には
、拡散により選択的にＮ層を形成してメモリ容量の一方
の電極２０とし、かつその表面にメモリ容量の誘電体と
して酸化膜１２を形成させ、その後、同構内には、さら
にポリシリコンなどの材料を、溝上部を残した所定レベ
ルまで埋め込んで前記導電層１５ａに接続させ、これに
よりメモリ古着の他方のＴＬ極１５を形成して、これら
の各電極１５，２０．導電層１５ａと酸化膜１２とによ
りメモリセル容量を構成させる。
次に、前記メモリセル容量のスイッチ用ＭＯ９トランジ
スタを構成させるため、前記残された溝１部の内側面に
は、前記Ｎ領域に対するカウンタードーズによりρ領域
を形成させ、ＭＯＳ トランジスタのゲート領域として
ゲート醸化［１Ｂを形成した後、ポリシリコン材料など
の導電５１７ ａにより溝を埋め、かつセルフアライメ
ントにより、トランジスタのソース領域１３．およびド
レイン領域（ビット線領域） １４を選択的に形成させ
ると共に、同導電層１７ａの配線抵抗を下げるために、
低抵抗材料によるＭＯＳ ）ランジスタのゲート電極１
７を形成させ、その後、さらにスムースコート膜１８に
選択的に開口させたコンタクト孔を通して１表面側での
ビット線としての配線層１９を前記ドレイン領域１４に
接続させたものである。
スタを構成させるため、前記残された溝１部の内側面に
は、前記Ｎ領域に対するカウンタードーズによりρ領域
を形成させ、ＭＯＳ トランジスタのゲート領域として
ゲート醸化［１Ｂを形成した後、ポリシリコン材料など
の導電５１７ ａにより溝を埋め、かつセルフアライメ
ントにより、トランジスタのソース領域１３．およびド
レイン領域（ビット線領域） １４を選択的に形成させ
ると共に、同導電層１７ａの配線抵抗を下げるために、
低抵抗材料によるＭＯＳ ）ランジスタのゲート電極１
７を形成させ、その後、さらにスムースコート膜１８に
選択的に開口させたコンタクト孔を通して１表面側での
ビット線としての配線層１９を前記ドレイン領域１４に
接続させたものである。
従って、この実施例構造の場合、メモリセル構造は、次
の各点をそれぞれのポイントとして実現されるのである
。すなわち。
の各点をそれぞれのポイントとして実現されるのである
。すなわち。
（ｉ）メモリセル容量は、掘り込まれた溝の中間部にあ
って、半導体領域１１ａに対応する部分に形成され、そ
のセルプレート電位は、半導体基板１１から与えられる
。
って、半導体領域１１ａに対応する部分に形成され、そ
のセルプレート電位は、半導体基板１１から与えられる
。
（１１）メモリセルのＭＯＳ ）ランジスタは、掘り込
まれた溝の上部とその周辺部に形成される。
まれた溝の上部とその周辺部に形成される。
（ｉｉ） ＭＯＳ）ランジスタのゲート導電層１７ａと
ゲート電極１７との導電材料を目的によって使い分けて
いる。
ゲート電極１７との導電材料を目的によって使い分けて
いる。
（ｉｉ）ビット線拡散望域は、掘り込まれた溝の周辺部
を包囲し、その一部がビット線としての配ｖ１層１９に
接続される。
を包囲し、その一部がビット線としての配ｖ１層１９に
接続される。
のであって、このようにメモリ容量とＭＯＳ トランジ
スタとを、掘り込まれた溝内に、上下に重なるように位
置して構成されるのである。
スタとを、掘り込まれた溝内に、上下に重なるように位
置して構成されるのである。
なお、前記実施例においては、Ｎ＋型半導体基板を用い
る場合について述べたが、ピ型半導体基板に対しても同
様に適用して、同等の作用、効果を得られることは勿論
である。
る場合について述べたが、ピ型半導体基板に対しても同
様に適用して、同等の作用、効果を得られることは勿論
である。
以上詳述したように、この発明に係る半導体記憶装置に
よれば、溝を掘り込んで３次元的に構成されるｌトラン
ジスタ、１容団型ダイナミツクメモリセルにおいて、半
導体基板上に異なる導電形の半導体領域を形成させ、か
つこの半導体領域に基板に達する溝を掘り込み、掘り込
まれた同一溝内に、メモリ容量とスイッチングトランジ
スタとを形成させると共に、メモリ容量の電位を、半導
体基板から与えるようにしたので、メモリ容量とそのス
イッチングトランジスタとを、掘り込まれた溝内に、上
下に屯ねた状態で配置させることができ、平面的に見る
とき、２ビツトをして、ビット線コンタクト１個とメモ
リセル２個とにより構成させるため、メモリセル構造に
おける非常に高密度、かつ高集積化された記憶装はを、
極めて容易に実現し得るのである。
よれば、溝を掘り込んで３次元的に構成されるｌトラン
ジスタ、１容団型ダイナミツクメモリセルにおいて、半
導体基板上に異なる導電形の半導体領域を形成させ、か
つこの半導体領域に基板に達する溝を掘り込み、掘り込
まれた同一溝内に、メモリ容量とスイッチングトランジ
スタとを形成させると共に、メモリ容量の電位を、半導
体基板から与えるようにしたので、メモリ容量とそのス
イッチングトランジスタとを、掘り込まれた溝内に、上
下に屯ねた状態で配置させることができ、平面的に見る
とき、２ビツトをして、ビット線コンタクト１個とメモ
リセル２個とにより構成させるため、メモリセル構造に
おける非常に高密度、かつ高集積化された記憶装はを、
極めて容易に実現し得るのである。
第１図（ａ）、（ｂ）はこの発明の一実施例を適用した
トレンチ型メモリセル構造による半導体記（Ｑ装置の概
要を示す要部縦断面図、および同上平面パターン図であ
り、また第２図（ａ） 、 （ｂ）は従来例での同上ト
レンチ型メモリセル構造による半導体記憶装置の概要を
示す要部縦断面図、および同上平面パターン図である。 １１・・・・Ｎ＋型半導体基板、 ｌｌａ・・・・Ｐ型
半導体領域、１２・・・・酸化膜、１３・・・・ソース
領域、１４・・・・ドレイン領域（ビット線領域）、１
５・・・・電極、１５ａ・・・・同導電層、ＩＢ・・・
・ゲート酸化膜、１７・・・・ゲート電極、 １７ａ・
・・・同導電層、１８・・・・スムースコート膜、１３
・・・・配線層、２０・・・・電極、２１・・・・フィ
ールド酸化膜。 代理人 大 岩 増 雄 第１図 （ｂ）
トレンチ型メモリセル構造による半導体記（Ｑ装置の概
要を示す要部縦断面図、および同上平面パターン図であ
り、また第２図（ａ） 、 （ｂ）は従来例での同上ト
レンチ型メモリセル構造による半導体記憶装置の概要を
示す要部縦断面図、および同上平面パターン図である。 １１・・・・Ｎ＋型半導体基板、 ｌｌａ・・・・Ｐ型
半導体領域、１２・・・・酸化膜、１３・・・・ソース
領域、１４・・・・ドレイン領域（ビット線領域）、１
５・・・・電極、１５ａ・・・・同導電層、ＩＢ・・・
・ゲート酸化膜、１７・・・・ゲート電極、 １７ａ・
・・・同導電層、１８・・・・スムースコート膜、１３
・・・・配線層、２０・・・・電極、２１・・・・フィ
ールド酸化膜。 代理人 大 岩 増 雄 第１図 （ｂ）
Claims (1)
- （１）溝を掘り込んで３次元的に構成される１トランジ
スタ、１容量型ダイナミックメモリセルにおいて、半導
体基板上に異なる導電形の半導体領域を形成させ、かつ
この半導体領域に基板に達する溝を掘り込むと共に、掘
り込まれた同一溝内に、メモリセルの容量とトランジス
タとを、順次、平面的に重ねて形成させ、前記容量の電
位を、前記半導体基板から与えるようにしたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112008A JPS62266868A (ja) | 1986-05-14 | 1986-05-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112008A JPS62266868A (ja) | 1986-05-14 | 1986-05-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62266868A true JPS62266868A (ja) | 1987-11-19 |
Family
ID=14575653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112008A Pending JPS62266868A (ja) | 1986-05-14 | 1986-05-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62266868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115367A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| EP1077487A2 (en) * | 1999-08-16 | 2001-02-21 | Infineon Technologies North America Corp. | Trench capacitor DRAM cell with vertical transistor |
-
1986
- 1986-05-14 JP JP61112008A patent/JPS62266868A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115367A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| EP1077487A2 (en) * | 1999-08-16 | 2001-02-21 | Infineon Technologies North America Corp. | Trench capacitor DRAM cell with vertical transistor |
| EP1077487A3 (en) * | 1999-08-16 | 2005-01-19 | Infineon Technologies North America Corp. | Trench capacitor DRAM cell with vertical transistor |
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