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JPS6226590B2 - - Google Patents

Info

Publication number
JPS6226590B2
JPS6226590B2 JP56038069A JP3806981A JPS6226590B2 JP S6226590 B2 JPS6226590 B2 JP S6226590B2 JP 56038069 A JP56038069 A JP 56038069A JP 3806981 A JP3806981 A JP 3806981A JP S6226590 B2 JPS6226590 B2 JP S6226590B2
Authority
JP
Japan
Prior art keywords
region
type
layer
epitaxial
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56038069A
Other languages
English (en)
Other versions
JPS571256A (en
Inventor
Tsuon Hoongu Chen
Robaato Konian Richaado
Otsutoo Shuenkaa Robaato
Uiruherumu Uiideru Arumin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS571256A publication Critical patent/JPS571256A/ja
Publication of JPS6226590B2 publication Critical patent/JPS6226590B2/ja
Granted legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
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    • H01L21/76—Making of isolation regions between components
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/63—Combinations of vertical and lateral BJTs

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Description

【発明の詳細な説明】 本発明は非常に高速度の及び低電力条件のPNP
型及びNPN型両方の非常に小さいIC装置の構造
体に係る。
多数のICデバイス構造体及びそれらを制御す
るための技術が公知である。以下において先行技
術を簡単に説明する。
USP3600651においては、半導体基板の上に配
置された単結晶及び多結晶の半導体材料から成る
隣接した層を用いる技術が開示されている。単結
晶層は半導体装置の能動的領域を与え、隣接する
多結晶層はその能動的領域に対する横方向接点を
与える。
USP3648125においては、横方向に伸びるPN接
合までエピタキシヤル層を通して伸びるところの
エピタキシヤル・シリコン材より成る酸化領域の
グリツドによつて電気的に分離されたポケツトへ
細分された、シリコン基板上に吸収された薄いシ
リコン・エピタキシヤル層が開示されている。
USP3730786においては、近密に整合された特
性を有する相補対のトランジスタを製造するため
の方法が開示されている。PNPトランジスタのベ
ース及びNPNトランジスタのエミツタを同時に
拡散するためにドープされた酸化物を用いること
によつて性能が高められたPNPトランジスタに対
して高性能のNPNトランジスタが整合される。
ベースの拡散が完了したのちに、PNPトランジス
タのベース領域のみからドープされた酸化物をエ
ツチングし、そして拡散条件が再設定される。次
にPNPトランジスタのベース・ドーピングが、よ
り低い表面濃度及びコレクタ・ベース接合におい
てより鋭い傾度を生じる様に再分布され、NPN
エミツタ上に残るドープされた酸化物は増強され
たエミツタ効率を得るためのエミツタ不純物の連
続的ソースとして働く。
USP4103415においてはゲート及びソースもし
くはドレインのための金属接点の間の電気的短絡
を阻止するためにポリシリコン・ゲート及び絶縁
ゲートFETのソースもしくはドレインに対する
接点ホールの間に介在する酸化物誘電層が開示さ
れている。その酸化物誘電層によつて、接点ホー
ルはポリシリコン・ゲートに対して電気的短絡を
生じることなく極めて密接に配置することがで
き、よつてゲート及び接点ホール間の最小分離の
必要性が回避される。
USP4157269においては、ポリシリコン材料か
ら吸収されたベース接点及びポリシリコン材料若
しくは金属から形成されたエミツタ接点を有する
バイポーラ・トランジスタを製造するための一連
の工程よりなる方法が開示されている。そのエミ
ツタはゲート接点及びエミツタを画成するために
単一のマスク・アパーチヤーが用いられる工程を
用いることによつてベース接点に対して自己整合
される。
USP4159915においては、同じ半導体上に垂直
NPN及びPNP構造体を製造するための方法が開
示されている。その方法は、アイソレーシヨン領
域によつて相互に分離された単結晶シリコンより
領域を有する単結晶半導体基板を与える工程を含
む。埋設された領域は基板及びエピタキシヤル層
の接する部分に重なるように形成され、分離され
た単結晶シリコン領域のうちの少くとも１つにお
いて配置される。NPNに指定された領域におけ
るＰベース領域及びPNPに指定された領域におけ
るＰリーチ・スルーが同時に形成される。NPN
領域におけるエミツタ領域及びPNP領域における
ベース接点領域が次に同時に形成される。PNP領
域におけるＰエミツタ領域は次に適当なイオン注
入技術を用いることによつて注入が行なわれる。
PNP領域におけるシヨツトキ・バリヤ・コレクタ
接点が形成される。次にPNP及びNPNトランジ
スタ素子に対して電気的接点が設けられる。PNP
デバイスは所望ならばNPNデバイスを形成する
ことなく製造されてもよい。
USP4160991においては高性能のバイポーラ・
デバイスを製造するための方法ならびに非常に小
さいエミツタ―ベース間隔を有する構造体が開示
されている。小さいエミツタ―ベース間隔が初期
のデバイス間隔に比べてベース抵抗を減じ、よつ
てバイポーラ・デバイスの性能が改良される。そ
の方法はアイソレーシヨン領域によつて相互に分
離された単結晶シリコンの領域ならびにその内部
に埋設されたサブコレクタを有するシリコン半導
体を与える工程を含む。ベース領域は分離された
単結晶シリコンの内部に形成される。エミツタ及
びコレクタ・リーチスルー領域となるように指定
された領域を覆うマスクがシリコン本体の表面上
に形成される。ドープされた多結晶シリコン層が
ベース領域及び覆うマスクを通して形成されそれ
に対してオーミツク接点が形成される。絶縁層が
ポリシリコン層の上に形成される。エミツタ及び
コレクタ・リーチ・スルー領域となるべく指定さ
れた領域からマスクが除去される。エミツタ接合
がベース領域内に形成され、コレクタ・リーチ・
スルーが埋設されたサブコレクタと接するように
形成される。エミツタ及びコレクタに対して電気
的接点が形成される。ドープされた多結晶シリコ
ン層がベース領域に対する電気的接点となる。
1974年６月発刊されたIBM TDB、Vol.17、No.
１第21頁及び第22頁に見られるJ.J.Changの論文
“Complementary Bipolar Device Structure”に
関連した技術が示されている。
1979年12月発刊されたIBM TDB、Vol.22、No.
７第2939頁乃至第2342頁に示されるG.C.Feth他
による論文“Thin‐Base Lateral PNP
Transistor Structure”において関連技術が開示
されている。
半導体技術における現在の傾向は高速度及び低
電力性能を有するLSIデバイスに向つている。そ
のような高性能バイポーラ・トランジスタに必須
のパラメータは(a)浅い垂直接合構造及び(b)小型の
水平ジエオメトリイによつて実現されるような低
寄生容量である。これらの目的を達成するために
IC回路におけるデバイスを出来るだけ小さくす
ることが必要である。
イオン注入、深い誘電アイソレーシヨン、電子
ビーム及びＸ線リングフライ、反応イオン・エツ
チング、進歩した絶縁体及びポリシリコン付着技
術ならびにメタル・リフトオフ・プロセスのよう
な半導体処理技術の進歩によつて超高性能ICデ
バイスを製造することが出来る。
イオン注入によつてウエハに対して与えられる
不純物の総量を正確に制御するための手段が与え
られる。不純物の深さ方向の分布は注入エネルギ
ーによつて正確に制御される。通常の熱拡散プロ
セスと異なりイオン注入は高温プロセスではな
い。フオトレジスト若しくは金属マスクを用いる
ことによつて高い温度に依存することなく多重不
純物導入処理を行なうことができる。最終的な熱
ドライブイン拡散は注入によつて生じた放射損傷
をアニールするに充分である。結果として、IC
デバイスはより浅く作ることができ、イオン注入
技術を用いることによつて不純物分布を正確にす
ることができる。
半導体デバイスがより浅くなるにつれて、寄生
容量を減じるために全体的な接合面積を減じるこ
とが望ましい。デバイスの水平方向の寸法をちぢ
めそして誘電アイソレーシヨンを用いることによ
つてデバイスの寄生容量をさらに減じることがで
きる。誘電アイソレーシヨンはデバイス成分が他
のＰ―Ｎ接合以外のものによつて分離されるとこ
ろのIC回路を製造するための方法である。
“Recessed Oxide Isolation”（ROI）として知ら
れる公知の誘電アイソレーシヨンは今日の半導体
技術において広く用いられる方法である。酸化物
バリヤとしてSi3N4を用いて、PN接合が形成され
るべき領域に隣接する半導体ウエハ内に溝部をエ
ツチングすることによつてROI技術が実施され
る。溝部によつて露出されたシリコンは次に誘電
アイソレーシヨンを与えるところの凹んだ酸化物
領域を形成するために熱的に酸化される。ROIに
関連する問題点は凹んだ酸化物の横方向の端部に
おける鳥の頭状（bird′s head）及び鳥のくちば
し状（bird′s beak）の構造部が形成されること
にある。鳥の頭状構造部はステツプ部分を覆う薄
膜部における破壊もしくは切断が生じるが故に好
ましくない。ばく然とした鳥のくちばし状構造は
用いうる能動表面領域を減じ、よつてIC設計に
おいて横方向寸法をより広い許容度が必要とな
る。新しく開発された酸化物アイソレーシヨン
“Deep Dielectric Isolation”（DDI）によつて上
記のROIに関する問題が解決される。DDIプロセ
スはデバイスが形成されるべき領域の周りのウエ
ハ内に深く溝部を形成するために反応イオン・エ
ツチング（RIE）を用いる（この点について
USP4104086、USP4139442を参照されたい）。そ
の溝部に対して化学蒸着（CVD）技術によつて
SiO2が充填される。さらに充填されたSiO2はデ
バイス表面を平坦にする。半導体表面に対するブ
ランケツトRIEバツク・エツチングによつて深い
酸化物アイソレーシヨン溝部が生じる。ROI構造
体における鳥のくちばし状構造部とは異なり、
DDI構造体の側壁はほぼ垂直である。DDI領域の
表面及びデバイスが形成されるべきシリコンは表
面が共通である。DDIを用いる場合、種々のデバ
イス領域に対するドーピング・プロセスは酸化物
アイソレーシヨンによつて自己整合される。自己
整合プロセスは精確なマスク整列ステツプを必要
とせず、デバイス製造における多数のマスクステ
ツプを回避する。
上述の如く、DDIによつてPNアイソレーシヨ
ンもしくはROIを用いることによつて形成される
ものよりも相当小さいセル寸法を有するデバイス
を形成することができる。デバイスの水平寸法を
さらに減少させるためには高解像力のリングフラ
イ及びエツチング・プロセスが必要である。電子
ビーム・リングフライはサブミクロン寸法のデバ
イス・パターンを画くための最も将来性のある方
法である。デバイスの窓部を開けるためには、反
応イオン・エツチング（RIE）が通常の溶液エツ
チングに代るものとして最も魅力的である。RIE
は方向性エツチング特性を有するドライプロセス
である。エツチングされたデバイス窓部はリング
フライによつて画成されたエツチ・マスク寸法を
維持しその開口部は垂直な側壁を有する。即ちＥ
ビーム・リングフライ及び反応イオン・エツチン
グは非常に小型のデバイス・ジエオメトリイを製
造するのに適合している。
非常に小さいバイポーラ・トランジスタ・デバ
イス、例えばミクロン寸法のトランジスタを得る
ためには、ベース面積、したがつてコレクタ―寄
生容量は最も重要な性能パラメータである。バイ
ポーラ・トランジスタにおいては能動的ベース領
域はエミツタの下にある領域である。従来の技術
によつて製造された通常のトランジスタにおいて
は、エミツタを取巻く不活性ベース領域の上にベ
ース接点が形成される。エミツタ及びベース接点
を収容するために必要なトランジスタ・ベース領
域は活性ベース領域よりも相当大きい。超高性能
のバイポーラ・トランジスタを形成するためのベ
ース面積を減じるために、ベース接点を形成する
異つた方法が望ましい。
１つの共通の半導体基板の上に相補対のトラン
ジスタを形成することが高度に望ましいが、相補
対のトランジスタを形成するためのこれまでの
種々の努力は完全には報いられていない。各々の
トランジスタ（NPN及びPNP）が高性能特性を
有する共通の半導体基板上に相補対のトランジス
タ・デバイスを提供することが望ましい。
本発明は非常に高速度の、低電力型のPNP及び
NPN型両方の非常に小さいICデバイスの製造及
び構造体に係る。
高速度論理回路を得るための最も一般的な技術
は同じチツプ内にNPN及びPNPトランジスタを
集積することである。一般に、垂直NPN及び横
方向PNPが用いられる。垂直NPNは従来技術に
おいて示されるようにベース幅を非常に小さく作
ることができる。垂直NPNの最適化のための技
術の一例が別出願において提案されているが、そ
こに示される構造体は狭いベース幅、小さい接合
面積ならびに高度に導電性の、デバイスを包囲す
るポリシリコン領域（ベース抵抗値を大きく減じ
る）を有する。一般に横方向PNPはベース幅を非
常に広く（例えば２ミクロン以上）となるように
もしくは極端に変動しうるようにしなければなら
ないところのリソグフライ・マスク技術によつて
画成される。接合分離PNPに関連する他の問題は
エミツタ電流の大部分が基板に失われることであ
る。これらの効果の結合によつて横方向PNPデバ
イスに関して低い利得（例えば５以下）が生じ
る。
本発明に従つて横方向PNPに関する上記の問題
がベース幅を決定するために制御可能な化学蒸着
（CVD）を用いてベース幅をより小さくすること
によつて解決される。エミツタ及びコレクタ領域
から基板への電流注入の問題はこれらの領域の下
方に酸化物アイソレーシヨンを存在させることに
よつて回避することができる。
本発明の主な目的は改良された相補的トランジ
スタ（NPN及びPNP）構造体及びその製造方法
を提供することにある。
本発明に従つて、IC構造体はマイクロメータ
NPNトランジスタ及びマイクロメータPNPトラ
ンジスタを含む。上記の構造体は薄いエピタキシ
ヤル層を含む平坦な表面を有するシリコン基板を
含む。上記のエピタキシヤル層は凹んだ酸化物ア
イソレーシヨン領域を有し、その内部にＰ型ポリ
シリコン領域が形成されている。上記のIC構造
体は次の様な特徴を有する。上記エピタキシヤル
層において第一の電気的に分離されたＰ型のポリ
シリコン層が形成され、しかもそれは少くとも１
つの垂直な側壁を有する。第二の電気的に分離さ
れたＰ型シリコン領域が上記エピタキシヤル層内
に形成され、少くとも１つの垂直な側壁を有す
る。上記第二のＰ型ポリシリコン領域の側壁は上
記の第一のＰ型ポリシリコン領域の上記側壁に対
して向い合うように配置され且つ上記第二のポリ
シリコン領域の側壁から間隔をおいて配置されて
いる。上記Ｐ型ポリシリコン領域の上記特定の側
壁の間の間隔はおよそ6000乃至8000Åの幅を有す
る上記エピタキシヤル層の領域を与える。上記
6000乃至8000Å幅の上記エピタキシヤル層の領域
において横方向PNPトランジスタが形成される。
上記第一のＰ型ポリシリコン領域は上記横方向
PNPトランジスタの上記エミツタに対する電気的
接点を与えるために用いられ、上記第二のＰ型ポ
リシリコン領域は上記横方向PNPトランジスタの
上記コレクタに対する電気的接点を与えるために
用いられる。さらに、二酸化シリコンの第一及び
第二の領域の各々が上記第一及び第二のポリシリ
コン領域及び上記シリコン基板の間に配置され
る。さらに本発明に関して、Ｐ型シリコン基板を
平坦な表面上に改良されたNPNトランジスタお
よび改良されたPNPトランジスタを形成されるた
めの方法が提案される。上記の方法は次のような
ステツプを含む。上記Ｐ型のシリコン基板の平坦
な表面にＮ型の領域を形成するステツプ、上記基
板の上記表面上にＮ型のトランジスタの薄いエピ
タキシヤル層を形成するステツプ、上記エピタキ
シヤル層の上に二酸化シリコンの層を形成するス
テツプ、上記二酸化シリコン層の上に窒化シリコ
ン層を形成するステツプ、上記窒化シリコン層の
上に制限された面積を有しそして予定の位置に配
置されたポリシリコン層を形成するステツプ、上
記基板の露出した表面上にCVD二酸化シリコン
層（厚さ6000乃至8000Åのオーダー）を形成する
ステツプ、露出した上記基板の表面を上記ポリシ
リコン層及び上記窒化シリコン層まで反応イオ
ン・エツチングするステツプ、6000Å乃至8000Å
オーダー幅を有する正確に配置されたマスクを形
成するように上記ポリシリコン層、上記窒化シリ
コン層ならびに上記二酸化シリコン層を除去する
ステツプ、NPN及びPNPトランジスタを与える
ための付加的プロセスであつて上記PNPのベース
及びコレクタ領域が6000Å乃至8000Åのオーダー
幅の範囲内で上記薄いエピタキシヤル層において
画成されるステツプが用いられる。
第１図を参照すると出発基板は10乃至20Ωcmの
比抵抗を有するＰ型単結晶シリコン・ウエハ１で
ある。次いでＮ型の不純物がウエハ１内に導入さ
れ、N+領域２が形成される。その不純物は砒素
のような適当なＮ型の不純物であつてよく、例え
ばカプセル拡散もしくはイオン注入のような適当
な方法によつてウエハ内に導入されることが可能
である。次に、２×1016As／cm3ドーピングレ
ベルを有するＮ型エピタキシヤル層３が基板の表
面に付着される。そのエピタキシヤル層は２マイ
クロメータ以下の厚さを有することが好ましい
（この件に関してUSP4153486を参照されたい）。
さらに第１図を参照すると二酸化シリコンの
CVD層４が基板の表面上に付着されている。二
酸化シリコン層４は200ナノメータのオーダー厚
さを有する。窒化シリコン層５は二酸化シリコン
層４の上に化学蒸着される。窒化シリコン層５は
厚さが100ナノメータのオーダーであることが好
ましい。次におよび600乃至700ナノメータの厚さ
を有するポリシリコン層６が窒化シリコン層５の
上に化学蒸着される。
公知のリソグラフイツク技術及び反応イオン・
エツチングを用いることによつて第２図に示され
るように参照番号６′で示される部分以外のポリ
シリコン層６が除去される。この反応イオン・エ
ツチング・ステツプ重要性はエツチングされたポ
リシリコン上にほぼ垂直の側壁を形成することに
ある。
次に第３図に示されるように二酸化シリコンよ
りなる形状適合被覆体７がおよそ800℃乃至900℃
の温度において化学蒸着される。二酸化シリコン
被覆体７は参照文字ｔ２及びtxによつて指定され
る部分を除いておよそ800ナノメータの厚さｔ１
を有する。この形状適合被覆体７を形成するステ
ツプの重要性は値（寸法）txが再現可能な状態で
制御しうるという点にある。txの正確な値は(1)層
の厚さｔ１、(2)付着温度、(3)ポリシリコン層部分
６′の側壁角度に依存する。
次に二酸化シリコン被覆体の全体に一様な反応
イオン・エツチング（RIE）が行なわれる。第４
図に示されるようにポリシリコン層部分６′の表
面並びに窒化シリコン層５の表面が露出されるま
でエツチングが連続される。この上記RIEステツ
プの結果、被覆体７の厚いｔ２の酸化物部分のみ
が残されることが解る。換言すれば、RIEステツ
プは酸化物被覆体７の厚さｔ１を除去することに
なる。窒化シリコン層５はエツチング・ストツプ
として働く。よつて酸化物の厚さ及びエツチング
速度におけるウエハにまたがる変動は下方の酸化
物層には導入されない。参照文字Ｂで示される形
状適合被覆体の残部はPNPベースのためのマスク
として用いられる。
次にポリシリコン部分６′の除去及び露出した
窒化シリコン層５の部分の除去が行なわれる。ポ
リシリコン層はpyracatechol酸のような化学溶液
を用いることによつて除去されうる。窒化シリコ
ン層５の露出した部分は暖かいリン酸によつて除
去されることが好ましい。
フオトリソグラフイツク技術を用いることによ
つて、窓部Ｗ１及びＷ２を有するフオトレジス
ト・マスク８が形成される。窓部が設けられたフ
オトレジスト・マスク８を用いることによつて、
二酸化シリコン層の露出した部分が除去される。
フオトレジストによつて及びSiO2／Si3N4／SiO2
よりなるフレームＢによつて保護されていない二
酸化シリコン層４の部分のみが除去される。この
プロセスのこの段階における基板の状態が第５図
に示されている。
第６図を参照すると、フオトレジスト・マスク
８が除去された状態が示されている。二酸化シリ
コン層４の残された部分ならびにフレームＢをブ
ロツク・アウト・マスクとして用いることによつ
て、基板の露出した表面の反応イオン・エツチン
グによつて浅い溝部ST１，ST２及びST３が形
成される。次に二酸化シリコン及び窒化シリコン
が除去される。酸化物は緩衝HF溶液によつて除
去されることが好ましい。窒化シリコンは暖かい
リン酸溶液によつて除去されることが好ましい。
プロセスのこの段階における基板の状態は第６
図に示されている。浅い溝部ST１，ST２及び
ST３の各々がエピタキシヤル層３を超えてサブ
コレクタ領域４内に伸びる深さを有することに注
目されたい。それらの浅い溝部はNPNデバイス
のための所定のコレクタ接点及び所定のベースな
らびにPNPデバイスの所定のベース接点及び残部
の間の領域を形成する。
基板１の露出した表面上に二酸化シリコンの層
９が化学的に蒸着される。二酸化シリコン層９は
800℃において厚さおよそ700ナノメータまで蒸着
される。次のステツプは窓部Ｗ３，Ｗ４及びＷ５
を有するフオトレジスト層１０の窓部Ｗ３，Ｗ４
及びＷ５によつて露出される二酸化シリコン層９
の部分を除去するために反応イオン・エツチング
が用いられる。プロセスのこの段階における基板
の状態が第７図において示されている。
次にフオトレジスト層１０が除去される。窓部
Ｗ３，Ｗ４及びＷ５を有する二酸化シリコン層９
をマスクとして用いることによつて、深い溝部
DT１，DT２及びDT３が反応イオン・エツチン
グされる。深い溝部DT１，DT２及びDT３は上
から見ると第８図と同様のパターンを形成すべく
相互に接続されている。相互に接続された深い溝
部の第一の封入された部分が形成されるべき
NPNデバイスを包囲し、相互接続された深い溝
部の第二の包囲部分を形成されるべきPNPデバイ
スを取り囲む。即ち以下の説明から包囲した深い
溝部はNPN及びPNPデバイスを電気的に絶縁す
るために用いられることが容易に理解されるであ
ろう。第８図を参照すると深い溝部DT１，DT２
及びDT３は各々上記サブコレクタ領域を通して
伸びる深さを有することが解る。深い溝部の深さ
はおよそ４マイクロメータであつて、浅い溝部
（ST１，ST２及びST３）の深さはおよそ１マイ
クロメータである。
次に二酸化シリコン層９の残りの部分が除去さ
れる（第８図）。その二酸化シリコンは緩衝HF溶
液によつて除去されることが好ましい。次に酸化
層１１を与えるために基板の露出された表面が熱
的に残化される。熱酸化層１１の厚さは100乃至
200ナノメータであることが好ましい。このプロ
セスのこの段階における基板の状態が第９図に示
されている。
第１０図を参照すると、低圧化学蒸着によつて
形成される厚い酸化層１２が浅い溝部（ST１，
ST２及びST３）ならびに深い溝部DT１，DT２
及びDT３）を充填するように付着された様子が
示されている。二酸化シリコン層１２が表面を平
坦化する傾向を呈する。３マイクロメータの幅の
深い溝部を得るためにその溝部を充分に生かすに
必要な酸化物の厚さおよそ３マイクロメータであ
る。第１０図に示されるように充分に覆われた溝
部の中央領域における裂目が形成され得るので、
この場合においてはフオトレジスト１３の一様な
層を塗布しそして表面を平坦化するために適当に
処理されることができる。次のプロセス・ステツ
プはレジスト層１３及び酸化層１２を薄くするた
めにRIEを用いるステツプである。重要なことは
RIEレジストのエツチング速度がRIE SiO2のエ
ツチング速度とほぼ等しいことである。即ちウエ
ハ上のレジスト及びSiO2よりなる厚さを等しく
することによつて、エピタキシヤル層３の表面へ
向うバツク・エツチングによつて、第１１図に示
されるような深い溝部及び浅い溝部が満たされた
状態の平坦な表面が得られる。
フオトリソグラフイツク技術を用いることによ
つてエピタキシヤル層の領域Ｂ（第１１図）を塞
ぐためのフオトレジスト・ブロツクアウト・マス
ク１４（第１２図）が形成される。第１２図にお
いてエピタキシヤル層の露出された領域内に砒素
イオンAs+がイオン注入される。砒素イオンは40
乃至50KeV及び３乃至５×1015イオン／cm2の線量
において注入される。砒素でもつて注入された領
域は所望のNPNデバイスのエミツタ、NPNデバ
イスのリーチ・スルー領域及びPNPデバイスのリ
ーチ・スルー領域である。第１２図はプロセスの
この段階における基板の状態を示している。
フオトリソグラフイツク技術を用いることによ
つて、エピタキシヤル層３の領域Ｂ（第１１図）
ならびに形成されるべきNPNデバイスのエミツ
タ領域を塞ぐためフオトレジスト・ブロツクアウ
ト・マスク１５（第１３図）が形成される。リー
チ・スルー領域（第１３図）へリン・イオンが注
入される（リーチ・スルー領域はNPNデバイス
のためのコレクタ・リーチ・スルー領域ならびに
PNPデバイスのためのベース・リーチ・スルー領
域である）。リン・イオンは200KeVのエネルギー
及び３×1015イオン／cm2の線量でもつてイオン注
入されることが好ましい。フオトレジスト・マス
ク１５を除去した後N+ドーパントをドライブ・
インするために950℃乃至1000℃が好ましい温度
を有する熱サイクルが用いられる。第１３図はこ
のプロセスのこの段階における基板の様子を示し
ている。
第１４図において示したように、所望のポリシ
リコン接点を画成するためにフオトレジスト層内
に窓部Ｗ６及びＷ７を形成するためにフオトリソ
グラフイツク・ステツプが用いられる。露出した
二酸化シリコンは緩衝HF溶液によつてエツチン
グされることが好ましい。上記の窓部を通して露
出された二酸化シリコンはおよそ600乃至700ナノ
メータの深さまでエツチングされる。このエツチ
ング・ステツプによつてNPNデバイスのベース
に対する接点及びPNPデバイスのエミツタ及びコ
レクタに対する接点を与えるところの領域（第１
５図の凹所Ｒ１，Ｒ２及びＲ３）がエツチングさ
れる。第１５図はプロセスのこの段階における基
板の様子を示す。PNPデバイスの凹所Ｒ２及びＲ
３においておよそ2000乃至3000Åの厚さの酸化物
アイソレーシヨン層が残つていることに注目され
たい。
次にプラチナ（Pt）フイルム１７が真空蒸着さ
れる。Ptフイルムは厚さが約50ナノメータであ
る。ここで注目すべきことは、第１６図に示され
るようにPtの真空蒸着は基板の露出した表面の側
壁上にフイルムを生じないことである。白金以外
のフイルムを用いることもできる。必要条件はそ
のフイルムが次のプロセスのステツプによつて化
学的に腐食されてはならないということである。
基板の露出した表面の露出したN+及びN-領域
をエツチングするためにエツチング溶液が、好ま
しくはHF：HNO3：CH3COOH＝１：３：８の混
合物が用いられる。この溶液はN-シリコンより
も幾分速い速度でN+シリコンをエツチングする
特性を有する。約200ナノメータの横方向距離だ
けN-領域に比較してN+領域が過度にエツチング
される。
第１７図を参照するとエツチング剤がN-領域
１９よりも幾分より深くN+領域１８及び２０を
エツチングした状態が理解される。換言すればエ
ツチング・ストツプによつて第１７図に示される
ようにN-領域のアンダー・カツトが生じてい
る。このプロセスの前のステツプにおいて真空蒸
着されたPtフイルムが基板の露出した表面の水平
部分を保護している。Ptフイルム１７を除去する
ために王水溶液が用いられる。次に基板の露出し
た表面が熱的に酸化される。より高密度にドープ
された（N+）シリコン領域はより軽度にドープさ
れた（N-）シリコン領域よりも幾分速い速度で酸
化することが知られている。N+領域上に相対的
に厚い酸化層２１（250ナノメータ）ならびにN-
領域上に相対的に薄い酸化物層（50ナノメータ、
図示されていない）を成長させるためにおよそ
800℃乃至900℃の温度でその熱酸化が行なわれ
る。次に基板の露出した表面の浸漬除去によつて
その薄い酸化物（50ナノメータ）が除去される。
このステツプ（浸漬除去）においては、N-領域
上の薄い酸化物（図示されず）のすべてならびに
N+領域上の相対的に厚い酸化物層２１のおよそ
100ナノメータよりも薄い部分を除去するために
例えば緩衝HF溶液のような適当なエツチング溶
液が得られる。第１８図はこのプロセスのこの段
階における基板の様子を示している。
次に基板の露出した表面上にSi3N4のフイルム
２２が化学蒸着される。Si3H4フイルム２２はお
よそ50ナノメータの厚さを有することが好まし
い。窒化シリコンフイルムは基板の露出した表面
全体を被覆する。次にN-領域上のSi3N4フイルム
が陽極酸化シリコンへ転化される。酸化物領域及
びN+領域上の窒化シリコンは陽極SiO2へは転化
されない。N-領域上の陽極SiO2は緩衝HF溶液に
おいて浸漬エツチングによつて除去される。第１
９図はプロセスのこの段階における基板の様子を
示す。
次に基板の露出した表面上にP+ポリシリコン
層２３が化学蒸着される。そのポリシリコン層は
十分厚さが均一になるように低圧の化学蒸着プロ
セスによつて形成されることが好ましい。その代
わりに、ドープされないポリシリコンが付着さ
れ、そしてホウ素イオンでもつてエツチングが行
なわれてもよい。ポリシリコン層２３（第２０
図）は厚さがおよそ800ナノメータであることが
好ましく、基板の露出された表面における凹所Ｒ
１，Ｒ２及びＲ３（第１９図）を充填する。次に
一様にレジスト層２４が付着され、ポリシリコン
表面２３を平坦化するために処理される。次のプ
ロセス・ステツプはレジスト層２４（第２０図）
及びポリシリコン層２３を薄くするためにRIEを
用いることである。RIEレジストのエツチング速
度はRIEポリシリコンのエツチング速度とほぼ等
しいことが重要である。即ち基板の露出した表面
上のどの個所においてもレジスト及びポリシリコ
ンの厚さが等しくなることによつて、窒化シリコ
ン層２２へのバツク・エツチングが、凹所Ｒ１，
Ｒ２及びＲ３が充填された状態で、平坦な表面を
生ずる。窒化シリコン層２２が正しく選択された
エツチング条件のもとにおいて、エツチング・ス
トツプとして働くことが知られている。以下にお
いて示されるように、充填された凹所Ｒ１のP+
のドープされたポリシリコンはNPNデバイスの
ベースに対するベース接点を与え、充填された凹
所Ｒ２のP+のドープされたポリシリコンはPNP
デバイスのコレクタ接点を与え、そうして充填さ
れた凹所Ｒ３のP+のドープされたポリシリコン
はPNPデバイスのエミツタ接点を与える。第２１
図はこのプロセスのこの段階における基板の状態
を示す。
次にポリシリコン領域２５，２６及び２７（第
２１図）の露出した表面が厚さ250ナノメータま
で熱的に酸化される。酸化物の成長の際にドーピ
ング不純物が外方拡散するのを最小にとどめるた
めに高圧酸化が用いられるべきである。ポリシリ
コン領域の表面ならびに横方向PNPデバイスの露
出した表面（２８、第２１図）の両方がこのステ
ツプにおいて酸化される。この酸化プロセスの間
においてNPNデバイスのエミツタ及びコレクタ
接点はSi3N4層２２によつて酸化から保護され
る。横方向PNPデバイス（第２２図の３１，３
２，３３）のエミツタ３１及びコレクタ３３はド
ープされたポリシリコン３８，３９からN-領域
へのホウ素の拡散によつてこの熱処理の間に形成
される。次に暖かいH3PO4溶液を用いることによ
つてSi3N4層２２が除去される。第２２図はこの
プロセスのこの段階における基板の状態を示す。
次に非常に遅いシリコン・エツチング速度を呈
するCF3／H2反応イオン・エツチングもしくは緩
衝HF酸化エツチング溶液を用いることによつて
基板の露出した表面上の二酸化シリコンがエツチ
ングされる。これによつてN+領域上のより薄い
SiO2（元の酸化物層２１）が除去され、ポリシ
リコン領域３７，３８及び３９上の、ならびに
PNPデバイスの上部の二酸化シリコンがおよそ
100ナノメータまで減じられる。図示されない適
当なフオトレジスト・マスクを用いることによつ
て次にNPNデバイスの形成されるべきベース領
域が画成される。次に上記マスクを用いることに
よつて垂直NPNデバイスのベース領域４１（第
２３図）を形成するために、約30乃至50KeVのエ
ネルギならびに１×1013イオン／cm2の照射量でも
つてホウ素イオンがイオン注入される。NPNの
能動領域は厚いSiO2アイソレーシヨン及びすで
に高密度にドープされたP-型のポリシリコンに
よつて完全に包囲されているのでこれは厳格な寸
法のマスキングではない。次にそのフオトレジス
ト・マスクが除去される。次に900℃―N2アニー
ル・サイクルによつてイオン注入されたホウ素が
活性化される。これはイオン注入における標準的
な活性化アニールである。エミツタ３１及びコレ
クタ３３はこのステツプにおいて外方拡散し、そ
れらの間におけるN-型のベース領域３２にさら
に細くするので、横方向PNP（３１，３２，３
３）もまた影響を受ける。フオトレジスト接点マ
スク（図示されず）を用いることによつて、ポリ
シリコン領域３７，３８及び３９に対する開孔接
点４３，４４及び４５が設けられる。接点部４３
はNPNデバイスの金属対ベース接点を与える。
接点部４３及び４５は各々PNPデバイスのコレク
タ及びエミツタ接点となる。
【図面の簡単な説明】
第１図乃至第２３図は本発明に従うプロセスの
各段階を説明する図である。第２４図は第２３図
のトランジスタ構造体の平面図である。 １……単結晶シリコン・ウエハ、２……N+領
域、３……Ｎ型エピタキシヤル層、４……二酸化
シリコン層、５……窒化シリコン層、６……ポリ
シリコン層、７……形状適合被覆体、８……フオ
トレジスト・マスク、９……二酸化シリコン層、
１０……フオトレジスト・マスク、１１……熱酸
化層、１２……厚い酸化物層、１３……フオトレ
ジスト層、１４，１５……フオトレジスト・ブロ
ツクアウト・マスク。

Claims (1)

  1. 【特許請求の範囲】 １ (a) ほぼ平坦な表面を有するシリコン基板
    と、 (b) 上記シリコン基板上に形成され、酸化物の分
    離領域により互いに電気的に絶縁された第１及
    び第２のＮ型のエピタキシヤル領域と、 (c) 上記第１のエピタキシヤル領域中に形成さ
    れ、少くとも１つの垂直な側壁をもち、上記第
    １のエピタキシヤル領域中で横方向の第１の方
    向に延在する、横方向PNPトランジスタのエミ
    ツタ接点としての第１のＰ型ポリシリコン領域
    と、 (d) 上記第１のエピタキシヤル領域中に形成さ
    れ、上記第１のＰ型ポリシリコンとは離隔して
    上記第１のエピタキシヤル領域中で上記第１の
    方向とは逆方向に横方向に延在し、上記第１の
    Ｐ型ポリシリコンの垂直な側壁とは約6000Åな
    いし8000Å離隔して対向する少くとも１つの垂
    直な側壁をもつ、横方向PNPトランジスタのコ
    レクタ接点としての第２のＰ型ポリシリコン領
    域と、 (e) 上記第１のＰ型ポリシリコン領域を上記第１
    のエピタキシヤル領域から電気的に絶縁分離す
    るようにその両領域の間に延在する第１の酸化
    物領域と、 (f) 上記第２のＰ型ポリシリコン領域を上記第１
    のエピタキシヤル領域から電気的に絶縁し分離
    するようにその両領域の間に延在する第２の酸
    化物領域と、 (g) 上記第１及び第２のＰ型ポリシリコン領域の
    垂直な側壁間に形成され、上記第１のエピタキ
    シヤル領域に接触する、横方向PNPトランジス
    タのベース領域としての第１のＮ型領域と、 (h) 上記第１のエピタキシヤル領域に形成された
    Ｎ型ベース・リーチ・スルー領域と、 (i) 上記第２のエピタキシヤル領域とは、第３の
    酸化物領域により電気的に絶縁されて形成され
    た、垂直NPNトランジスタのベース接点とし
    ての第３のＰ型ポリシリコン領域と、 (j) 上記第２のエピタキシヤル領域上に所定面積
    で薄く形成され、上記第３のＰ型ポリシリコン
    領域と電気的に接続するように上記第３のＰ型
    ポリシリコン領域の横方向に隣接して形成され
    た、垂直NPNトランジスタのベース領域とし
    てのＰ型領域と、 (k) 上記Ｐ型領域上に、上記第３のＰ型ポリシリ
    コン領域とは電気的に絶縁して形成された、垂
    直NPNトランジスタのエミツタ接点としての
    第２のＮ型領域と、 (l) 上記第２のエピタキシヤル領域に形成された
    Ｎ型コレクタ・リーチ・スルー領域とを具備す
    る、 相補形トランジスタ構造体。
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