JPS62262160A

JPS62262160A - 書込みバツフア装置

Info

Publication number: JPS62262160A
Application number: JP61316133A
Authority: JP
Inventors: マービン　アンソン　ミルズ、ジュニア; レスター　マーチン　クルデール
Original assignee: MIPS Computer Systems Inc
Current assignee: MIPS Computer Systems Inc
Priority date: 1986-05-05
Filing date: 1986-12-26
Publication date: 1987-11-14
Also published as: DE3689042T2; US4805098A; ATE94667T1; DE3689042D1; EP0244540B1; EP0244540A2; EP0244540A3; JPH0461383B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はコンピュータシステム、特に中央処理装！（
ＣＰＵ）からメモリサブシステムにデータ書込みをバッ
ファする装置に関するものである。

〔従来技術〕

典型的なコンピュータシステムは、命令を実行する中央
処理装置（ｃｐｕ）と、命令とデータを保持するメモリ
サブシステムとを含むいくつかのサブシステムに分割さ
れる。ＣＰＵは、読取要求を出してメモリから情報を得
て、書込み要求を出してメモリに情報を書込む、メモリ
が、急速に一杯になれば、メモリアクセス要求が直ちに
実行される。ＣＰＵがその作業を続ける用意ができる時
までに要求は完了される。しかしながら、多くのコンピ
ュータでは、メモリサブシステムはＣＰＵはど速くない
、つまり、ＣＰＵがメモリアクセス要求を出すと、進行
前に完了すべき要求に従い、メモリサブシステムは待ち
状態または立往生状態となるにちがいない、この問題は
、多くの減少命令セットコンピュータ（ＲＩＳＣｓ）で
使用されるような高速パイプライン弐〇ＰＵｓ　に度々
現われる。このようなＣＰＵ５では、命令がパイプに入
いる時間と、命令実行が完了する時間との間で、非常に
速いクロックの数サイクルが通過するが、新たな命令は
取出されるか、新たなメモリアクセス要求は非常に速い
クロックの各サイクルに出される。

多くのコンピュータでは、２つのレベルのメモリ、つま
り、大きくて比較的遅いが安価な記ｔＵ装置および小さ
くて速いキャシュメモリを実現してこの問題の厳しさを
減少している。キャシュメモリは、′瞬時的ローカリテ
ィの原則（Ｐ　ｒｉｎｃｉｐｌｅｏｆ　ｔｅｍｐｏｒａ
ｌ　１ｏｃａｌｉｔ７　）”即ち、ある時点で参照とさ
れるメモリーロケーションは、その後再び直ぐに参照さ
れる傾向にあるという大程のコンピュータプログラムで
の固有特性を利用したものである。キャッシュに基づく
コンピュータアーキテクチャでは、ＣＰＵは最初に、キ
ャッシュ内で必要とされる命令とデータを発見しようと
する。

キャッシュは十分に速く、ＣＰＵと歩調が合う。

情報がキャッシュ内にない場合だけ、読取要求が主記憶
装置に出される。要求された情報が到着すると、潜在す
る将来の利用のため、情報はＣＰＵに提供され、キャッ
シュに書込まれる（いくつかの前のエントリと重ね書き
される）。

ＣＰＵからのデータ書込みにおいて、キャッシュまたは
主記憶装置または両方共、更新でき、他方に書込みが生
じたことを一方に示すため、フラグが必要であるのが分
かる。キャッシュメモリの使用は、ＣＰＵが入力しなけ
ればならない多くの待ち状態を著しく減少するため、コ
ンピュータの全体のスループットを改良する。しかしな
がら、主記憶装置へのアクセスが必要である時、なお待
ち状態が必要となる。

主記憶装置読取要求の速度は、コンピュータシステムの
スループットにとって重大である。その理由は、大程の
ＣＰＵは、要求された情報を受取るまで、操作を続行で
きないからである。しかしながら、メモリ書込み要求の
速度は重大なものでないと認められていた。データが主
記憶装置に送り出されるやいなや、ＣＰＵはもはやデー
タを必要とせず、主記憶装置を共用するいくつかの他の
装置により、データを必要としなければ、理論上、ＣＰ
Ｕが要求を出す次の時間まで、実際上。

データを書込む必要がない、このことは、ＣＰＵと主記
憶装置との間に書込みバッファサブシステムを挿入する
ことで都合よく使用できる。

このようなサブシステムは、読取要求をメモリに直ちに
通すが、バスが、既に使用されていない時だけ、書込み
要求をメモリに通す、書込み要求は代わりに、内部バッ
ファ内でバッファされ、バスが使用可撤になるまで保持
される。書込みバッファサブシステムは典型的には、任
意の到着メモリ読取要求が、書込みバッファ内でなお要
求されるデータであるかどうかを決めるロジックを含む
、要求されるデータであれば、これらのシステムはＣＰ
Ｕを一時的に停止し、その間、書込みバッファサブシス
テムは、矛盾する書込み要求および要求を処理する全て
をバッファ内で実行する。書込みバッファサブシステム
は典型的にはまたバッファ書フル信号を生成して、サブ
システムが書込み要求を受取れない時、ＣＰＵが書込み
要求を出するのを妨げる。

多くのコンピュータでは、命令またはデータはフルワー
ドより小さい単位で取出されるか記憶される。それで、
コンピュータシステムを３２ビツトワードで設計すれば
、ＣＰＵはそれぞれ１６ビツトハーフワードまたは８ビ
ツトバイトの取出コマンドまたは書込みコマンドを出す
ことができる。この柔軟性のあるコンピュータは異なる
方法で改良できる。米国特許第４，３４７，５８２号に
は、３２ビツトワイドメモリに書込むため、周辺機器か
ら到着する１６ビツトデータユニツトをバッファに入れ
る装置が記載されている。この装置は、第１の１６ビツ
トデータユニツトと、周辺機器から受取られる宛先アド
レスを保持する手段から成る。データをメモリに書込む
前に、この装置は第２アドレスデータペアの到着するの
を待ち、２つのアドレスが単一メモリワードにあるかど
うかを決める。それらのアドレスが単一メモリワード内
にあれば、この装置は第１データユニツトと第２データ
ユニツトを同時にメモリ内に書込む、もし、２つのアド
レスが同じメモリワード内になければ、この装置は第１
データユニツトをメモ１．に書込み、周辺機器からさら
に受取るため、第３７ドレスデータペアと組合わせでき
るように第２アドレスデータペアを保持する。

米国特許第３，４４９，７２４号には、別のバッファリ
ングスキーマが記載されており、これは、インタリーブ
メモリシステムに対して読取と書込みをバッファに入れ
るものである。ここで記載されたスキーマは、２つのバ
ッファされたメモリアクセス要求が同じメモリ位置に向
けられ、単一メモリ選択作用による実行のため、共に連
鎖するのが認められる。このスキーマは使用中のインタ
リーブメモリモジュールにアクセスするために必要な時
間を減少しなくてはならない。

〔発明が解決しようとする問題点〕

本発明の目的はコンピュータシステムのバス使用法を改
良することである。

本発明の他の目的は主記憶装置に対する書込みコマンド
のバッファリングを改良することである。

本発明の更に他の目的は、同じメモリアドレスに書込ま
れるデータのバイトを集める装置を提供することである
。

更に本発明の他の目的は、同じメモリアドレスに順次書
込みコマンドを集めることでメモリ書込みを行なうのに
必要なバス時間を減少し、これらコマンドを同時に行な
う方法を提供することである。

（問題点を解決するための手段〕本発明によると、ＣＰＵと主記憶装置との間に書込みバ
ッファサブシステムが挿入される。この書込みバッファ
サブシステムは、ＣＰＵからのアドレスデータペアを受
取り、それらを多数のランクのある内部バッファの第ル
ベルまたはランクに置く、それから、主記憶装置バスコ
ントローラへ要求を出し、データセットが主記憶装置で
の書込み使用可能であることを通報する。バスが空いて
いる時、コントローラはデータをバスにセットでき、書
込みを行なわせる。書込みが完了すると、コントローラ
は、情報の使用に応答して、書込ミバッファサブシステ
ムからの他の要求を待つ、書込みバッファサブシステム
がＣＰＵかうａ統して、同じメモリワードアドレスを参
照する２つの書込みコマンドを受取ると、このサブシス
テムはこれらのコマンドを単一のバッファランクに集め
、主記憶装置への単一アクセス中にこれらのコマンドを
実行できる。しかしながら、バスコントローラによる実
行を連続的に待ちながら。

バッファランク内で書込みコマンドを変更しようとすれ
ば、書込みコマンドは集められない、非順次書込みコマ
ンドもまた集められない、これらの両方の制限は、集合
により得られる改良されたバス使用法を著しく低下する
ことなく、書込みバッファサブシステムを実現するのに
必要なロジックの複雑さを著しく減らす、更に、非順次
書込みコマンドの集合を妨げることにより、必要ならば
。

ダミーアドレスに介入書込みコマンドを出すことにより
、ソフトウェアは短時間フレームで２度。

同じアドレスに情報を書込むことができる。また、この
書込みバッファサブシステムは。

ＣＰＵに対してバッファ・フル状態の信号を送る手段を
含み、書込みコマンドがベンディング中のピユータシス
テムは減少命令セットコンピュータため、アドレスに対
するメモリ読取コマンドの発行を検出するのに有用な信
号を提供する。

〔作用及び実施例〕

以下添付図面を参照して本発明を更に詳しく説明する。

第１図はコンピュータシステムの重要な部分を示し、中
央処理装置（ＣＰＵ）１２と、この発明による書込みバ
ッファサブシステム１０と、主記憶装置２２とを含む、
コンピュータシステムの一般的なアーキテクチャは、そ
れぞれ８ビツトバイト、１６ビツトバイト、２４ビツト
バイト。

３２ビツトバイトが主記憶装置でアクセスできるように
なっている。ＣＰＵ１２はＣＰＵアドレスバス１４とＣ
ＰＵデータバス１６から成るＣＰＵバス１３を介して書
込みバッファサブシステムと連絡する。書込みバッファ
サブシステムはメモリアドレスバス２４とメモリデータ
バス２６から成るメモリバス２３を介して主記憶装置２
２と連絡する。メモリバス２３はバスコントｔｆｆ−５
２０の制御により動作する。このフンあれば、書込み要
求が内部書込みバッファの第（ＲＩＳＣ）技術を採用し
たもので、通常、別のバス（図示せず）を介してＣＰＵ
１２に接続されるキャッシュ（図示せず）から必要な命
令とデータを得る。しかしながら、必要とされる情報が
キャッシュ内にないか、情報が記憶装置のキャッシュさ
れないセグメントがあるか、データ書込みを実行しなけ
ればならないか、等の場合、このＣＰＵは書込みバッフ
ァサブシステムｌＯに対して適当なメモリアクセス要求
を出す。

書込みバッファサブシステムｌＯがＣＰＵ１２から書込
み要求（アドレスデータ対やいくつかの制御信号から成
る）を受けると、それらの内の１つが生じる。もし他の
書込み要求が書込みバッファサブシステム１０内でベン
ディング中でなく、主記憶装置２２へのバスが空いてい
れば書込み要求は、実行のためわずかな遅れの後で主記
憶装Ｗ１２２にバスされる。もし他の書込み要求が書込
みバッファサブシステム１０内でベンディング中でなく
て、主記憶装置２２へのバスが使用中で１ランクに記憶
され、要求の有用性がバスコントローラ２０に表示され
る。バスコントローラ２０は、バスが空いている時、書
込みが完了するときに、記憶装置への要求が情報の使用
に応答できるようにする。

新しい要求を受は入れる時、確実に他方の書込み要求が
書込みバッファサブシステム内でベンディング中であれ
ば、この新しい要求は単に次の使用可能なバッファラン
クに記憶される。１以上の他の書込み要求がベンディン
グ中であれば、サブシステムｌＯは入力要求のワードア
ドレスをバッファ内の直前の要求のワードアドレスと比
較する。そして合致しなければ、新しい要求は現在のバ
ッファランクに書込まれ１合致すれば、新しい要求は先
行要求と共に前のバッファランクに“集合”される、コ
ンピュータの一般的なアーキテクチャに応じて、有効で
あり、即ち、主記憶装置内でアドレス指定された語のバ
イトを重ね書きしようとする入力データのバイトだけが
、バッファランク内でバイトを重ね書きする。バッファ
ランク内のバイトは、そのバイトに対する入力データが
無効であれば変化せずに残される。かくして、例えば、
もし、入力書込み要求が、あるワードアドレスのパイ）
ｌと２の半語（ハーフワード）書込み要求であり、前の
書込み要求が同じワードアドレスのバイト１，２．３に
対する３バイト書込み要求であれば、２つの要求はフル
ワード書込み要求に変換され、前の要求を保持するバッ
ファランクに記憶される。バイト０と１内のデータは新
しい要求により寄与されるデータとなり、バイト２と３
内のデータは前の要求により寄与されるデータとなる。

このことは主記憶装置に対して全３２ビットバス幅を使
用するために要求が結合されるのみならず、宛先ワード
アドレスのバイト１に対する不必要な書込みが排除され
るという利益を有する。

書込み要求をＣＰＵ１２から受けて、書込みバッファサ
ブシステム１０内のバッファランクの内の１つを除いて
全てが満たされると、３つの可能な結果が生じる。即ち
、（１）バスコントローラ２０が既に第１の記憶された要
求で動作していれば、新たな要求は、最後のバッファラ
ンクに単に記憶される（又は、上記のように前のランク
での要求と共に集められる）だけである、第１の記憶さ
れた要求がまさに空になりかけているため、この時点で
はＣＰＵに対して書込バッファ・フル（ＩＩＢＦＵＬＬ
）は信号を送る必要がない。

（２）バスコントローラがまだ第１の記憶された要求で
動作していなければ、入力要求のワードアドレスが直前
の要求のワードアドレスと一致し、新たな要求は上記の
ような前のランク内の要求と共に集められる。一致を検
出するのに必要な時間のために、ＷＢＦＩＪＬＬはｌク
ロックサイクルの信号を送る。

（３）バスコントローラがまだ第１の記憶された要求で
動作せず、入力要求のワードアドレスが直前の要求のワ
ードアドレスと一致しなければ、　　　新たな要求は最
後の使用可能なバッファに記憶さし、　ＷＢＦＵＬＬは
信号を送４．ＣＰＵ１２が書込み要求の準備ができて、
ＷＢＦＵＬＬが稼動中であれば、ＣＰ　Ｕ　１２　ｉｔ
、ＶＢＦＵＬＬカク！Ｊ　７ｔ６　マチ。

待ち状態に入いる。

書込みバッファサブシステムｌＯは常に、ＣＰＵアドレ
スバス１４のワードアドレスを全てベンディング中の書
込み要求のワードアドレスと比較し、一致を見いだすと
、ＭＡＴＣＩＩＩＮ信号を発生し、この信号が読取り要
求中に発生すれば、ＣＰＵ１２を待ち状態にする。それ
から、ＭＡＴＣＨＩＭがクリアするまで、バスコントロ
ーラ２０はバッファランク内で記憶された順番で、ベン
ディング中の書込み要求を実行する。このことは、メモ
リ位置に対する全てのベンディング中の書込み要求が完
成するまで、メモリ位置からの読取り要求は決して実行
されないことを保証する。

この発明による書込みバッファサブシステムは、４つの
ゲート配列と小量のランダムロジックを用いて設計して
構成しである。ゲート配列はサブシステムをスライスに
分割し、各々のスライスは各々の４つのバッファランク
で、３２アドレスビツトの内の８アドレスビツトの記憶
装置と、３６データビツトの内の９データビツト（８デ
ータビツトに１パリテイビツトを加えたもの）の記憶装
置と、カウンタと付加要素とから成る。

第２ａ図と第２ｂ図を参照して、第１図で示す書込ミバ
ッファサブシステム１０を詳細に説明する。この書込み
バッファｌＯは４つのバッファランクから成り、各々の
バッファランクは、データランク７０と、ワードアドレ
スランク８０．と、Ｕバリッドランク”５０とから成る
のが分かる。

各々ツバリッドランク５０ａ、５０ｂ、５０ｃ。

５０ｄは、４情報ビツトを保持し、各々のビットは、対
応するデータランク内の対応するバイトが有効かどうか
を表示する。任意の書込み要求を伴うＣＰＵ１２からの
制御信号に応じて、有効なビットがセットされる。バリ
ッドランク５０からの出力は後述するＯＲゲー）５２ａ
、５２ｂ。

５２ｃ　、５２ｄを介して入力にフィードバックされる
。これらのバリッドランク５０は、ゲートされないクロ
ック信号でクロックされ、ＯＲゲート５２の第２入力が
低い限り、有効なビットは単に再循環される。

ＣＰＵ１２からの制御信号はＡＣＣＥ！９ＳＴＹＰＥＩ
Ｎ信号を含み、この信号は、書込み要求が、バイト。

ハーフワード、３バイトまたはフルワードを書込むため
のものであるかどうかを表示する。

ＡＣＣＥＳＳＴＹＰＥＩＮ信号はデコーダ５４に送られ
、このデコーダは、アドレス入力ＡＤＤＲＥＳＪＩＮ　
（１：０）の下位２ビツトを更に参照することで、４バ
イト入力データワードを書込むことを表示する４ビット
信号を発生する。これらの４ビツトが、後述する書込み
ストローブＷＴＳＴＲＯＢｉＥおよび入力ランク選択信
号ＩＮＲＡＮＫＳＥＬのある論理ユニット５６に送られ
る。これらの信号に従って適当な時間において、論理ユ
ニット５６は、入力書込み要求を記憶するバッファラン
クに対応する４ビツト出力に４ビツト入力を転送する。

論理ユニット５６は、それぞれが書込みバッファサブシ
ステムｌＯの各々のバッファランクに対応する４ビツト
出力を有する。論理ユニット５６の４ビツト出力は対応
するＯＲゲート５２の第２入力に送られる。かくして、
適当な時間において、書・込み要求が、書込み、バッフ
ァサブシステム１０の所定ランクに書込まれると、その
ランクに既にあるデータバイトの有効性を示す４つのビ
ットと、入力データの有効性を示す４つのビットのＯＲ
がとられ、その結果が適当なバリッドランク５０に再び
書込まれる。論理ユニット５６はまた４つの１ビット信
号、っまり、　　ＡＤＤＲＳＥＬＡ　、　ＡＤＤＲ９Ｅ
ＬＢ　、　ＡＤＤＲＳＥＬＣ、ＡＤＤＲ５ＥＬＤヲ発生
する。これらの信号は後述するように入力アドレスを適
当なアドレスランクに書込むために使用される。

４つのバリッドランク５０の４ビツト出力は共通のデー
タセレクタ５８に連結され、このセレクタは後述する信
号０ＵＴＲＡＮＫＳＥＬにより連続的に指定されるバッ
ファランクに対応して４ビツト出力を選択する。この選
択された４ビット信号はエンコ　−−ダ６０に送られ、
信号ＷＢＥＮを介してパスコン）１：ｉ−ラ２０により
割込可能にされる時、エンコーダは４ビツトをＡＣＣＥ
ＳＳＴＹＰＥＯＵＴ信号と２つのアドレス出力ＡＤＤＲ
ＥＳＯＵＴ（１：　０）　（７）下位ビットに変換する
。各々のバリッドランク５０からの４ビツト出力はまた
ＯＲゲー）６２ａ、６２ｂ。

６２ｃ　、６２ｄにより共に論理和がとられ、少なくと
も、対応するデータランクの１つのバイトが有効データ
を含むことを示すＮ０ＴＥＮＰＴＹＡ　。

ＮＯＴＥＭＰＴＹＢ、　ＮＯ丁ＥＭＰＴＹＣおよびＮＯ
ＴＥＭＰＴＹＤ信号を発生する。

書込みバッファサブシステムｌＯは更に、各々が３２ビ
ツトデータワードを保持する４つのデータランク７０ａ
、７０ｂ、７０ｃ、７０ｄを含む、データランク７ｏの
出力はデータセレクタ７２ａ　、７２ｂ　、７２ｃ　、
７２ｄを介して、入力にフィードバックされ、バリッド
ランク５０と同様に、ゲートされないクロックにより連
続的にクロックされる。データセレクタ７２の第２入力
は第２ｂ図でＤＡＴＡＩＮ　（３５：　０）として表わ
されるＣＰＵ７”−タバス１６に全て連結される。各々
のデータセレクタ７２は、１つが９ビツトバイトである
４セレクト入力を有する。これらのセレクト入力は論理
ユニット５６の対応する４ビツト出力のそれぞれに連結
される。しかして、通常状態では、データランク７ｏか
らのデータは連続的にデータセレクタ７２を介して再循
環する。書込み要求をＣＰＵ１２から受けると、適当な
時間において、データセレクタ７２は、適当なデータラ
ンク７０に書込まれる有効な入力データのバイトだけを
選択する。他の全てのデータランク７ｏの全てのバイト
と同様にデータランク７ｏの残りのバイトは、単に再循
環される。データランク７ｏの出力はまた。データセレ
クタ７４に連結され、制御ラインＷＲＥＮ　ｌ）してバ
スコントローラ２ｏにより割込可能にされる時、データ
セレクタは、メモリデータバス２６に、　０ＵＴＲＡＮ
ＫＳＥＬにより選択されるバッファランク内のデータワ
ードを出力する。

第２ａ図を参照すると、書込みバッファサブシステム１
０は更に４つのアドレスランク８０ａ。

８０ｂ、８０ｃ、８０ｄを含む、これらの７ドレスラツ
ジは、上位３０ビツトを構成する各々の書込み要求に対
するワードアドレスだけを保持する。データランク７０
と同様に、アドレスランク８０内の情報は、再循環され
てそれぞれのデータセレクタ８２ａ、８２ｂ、８２ｃ、
８２ｄを介して、ゲートされないクロックの各サイクル
での入力に戻される。しかしながら、データセレクタ７
２と異なり、データセレクタ８２は、３０ビツト入力の
内の１つだけを完全に選択できる。データセレクタ８２
の第２入力は全てＣＰＵアドレスバス１４であるＡＤＤ
ＲＥＳＳＩＮ　　（３１：　２）の上位３０ビツトに連
結される。データセレクタ８２のセレクト入力ハソレソ
レ、ＡＩＩＤＲＳＥＬＡ、　ＡｆｌＤＲ９ＥＬＢ。

ＡＤＤＲ９ＥＬＣ，ＡＤＤＲ９ＥＬＤに連結される。ア
ドレスランク８０内のアドレス情報はそれで、書込みバ
ッファサブシステムｌＯで書込み要求が書込まれる時を
除いて再循環され、その場合、ＩＮＲＡＮＫＳＥＬによ
り指定されたアドレスランクの内容だけが、入力アドレ
ス信号により重ね書きされる。アドレスラング８０の３
０ビツト出力はまた、データセレクタ８４に連結され、
信号ＷＨＥＮを介してバスコントローラ２０により割込
可能にされる時、データセレクタはメモリアドレスバス
２４に、０ＵＴＲＡＮＫＪＥＬにより指定されるバッフ
ァランク内のワードアドレスを出力する。

アドレスラング８０の出力は、更にそれぞれの比較器９
０ａ、９０ｂ、９０ｃ、９０ｄ（７）第１入力に連結さ
れる。比較器９０の第２入力は入力アドレス信号ＡＤＤ
ＲＥＳＳＩＮ　　（３１：　２）に連結される。同等だ
けを示す比較器９０の出力は、信号ＮＯＴＥＭＰＴＹＡ
、　　ＮＯＴＥＭＰＴＹＢ、　　ＮＯＴＥＭＰＴＹＣ，
Ｎ０ＴＥＸＴＹＤ　　により、ＡＮＤゲー）９２ａ、９
２ｂ、９２ｃ。

９２ｄを介してゲートされ、それぞれ、信号ＭＡＴＣ）
ＩＩＮＡ、　ＭＡＴＣＨＩＮＢ、　）ＩＡＴＣ）ＩＩＮ
Ｃ，ＭＡＴＣＨＩＮＤヲ発生する。後者の信号は入力ワ
ードアドレス信号゛が対応するバッファランクのワード
アドレスに一致することを示す、任意のＭＡＴＣＨＩに
の起動を防ぐため憾後者の信号は、ＮＯＴＥＭＰＴＹに
よりゲートされ、即ち、バスコントローラにより主記憶
装置２２に既に書込まれている記憶されたワードアドレ
スに基底付けられたものである。信号ＭＡＣＨＩＮＡ。

ＭＡＴＣＨＩＭＢ、　ＭＡＴＣＨＩＮＣ，ＭＡＴＣＨＩ
ＮＩＩはＯＲゲート９４により付加的に論理和がとられ
、合成ＭＡＴＩＩＩ：ＨＩＮ信号を発生する。この信号
は、入力ワードアドレスが少なくとも、有効な記憶され
たワードアドレスの１つと一致し、前記のように、ＣＰ
Ｕ１２からの要求を読取るために使用されることを示す
。

書込みバッファサブシステム１０は更に、バスコントロ
ーラ２０が次の書込み要求を取らないようバッファのト
ラックを保つＯＵＴカウンタ１００と、ＣＰＵ１２から
の新たな入力書込み要求のため使用可能な次のバッファ
ランクのトラックを保つＩＮカウンタ１０２とを含む、
ＯＵＴカウンタ１００は、バスコントローラ２０により
発生されるＡＣＫＮＯＷＬＥＤＣＥ信号の存在中にクロ
ック信号により増加され、出力としてＯｔｌ’ｒＲＡＮ
ＫＳＥＬを発生する。　ＡＣＫＮＯＷＬＥＧＥはまた、
サブシステム制御ロジック１０４に連結され、このロジ
ックは、０ｔＴＴＲＡＮＫＳＥＬト、　ＷＴＭＥＭ　　
（書込み要求がＣＰＵバス１３に置かれたことを示すＣ
ＰＵ１２からの信号）と、ＩＮＣＭＴ　（Ｉ　Ｎカウン
タ１０２の出力）と、　ＮＯＴＥＭＰＴＹＡと、　ＮＯ
ＴＥＭＰＴＹＢと、ＮＯＴＥＭ丁ＹＣと、Ｎ０ＴＥＸＴ
ＹＤと、ＭＡＴＣＨＩＮＡと、ＭＡＴＣＨＩＮＢと、　
　ＭＡＴＣ旧ＮＧと、ＮＡＴＯ）ＩＩＩ口に連結される
付加入力を有する。サブシステム側御ロジック１０４は
、次のように書込ミパッファサブシステムｌＯのための
制御システムを生成する。

書込み要求がベンディング中であり、実行のため使用可
能であることをバスコントローラ２０に示すＷＴＲＥＱ
ＡＶＬは、任意＋７）　ＮＯＴＥＭＴＹ　ｉが稼動中テ
アル時はいつでも稼動中である。

入力書込み要求を記憶するか集めるかをバッファランク
に指示するため、書込みバッファサブシステムｌＯ内で
使用されるＩＮＲＡＮＫＳＥＬは、もし、（１）　ＩＮ
ＣＴが０ＵＴＲＡＮＫＳＥＬ＋　１　ニ等シイカ、（２
）バッファランクｌＮＣＮ？　−１のためのＭＡＴＣＨ
Ｉが活動停止していれば、ＩＮＣＮＴに等しくセットさ
れ、もし、ＩＮＣＮＴが０ＵＴＲＡＮＫＳＥＬ＋　１　
ト異なり、バッファランクＩＮＣＮＴ−１のためのＭＡ
ＴＣＨＩが稼動中であれば、ＩＮＣＮＴ−１に等しくセ
ットされる。

ＩＮカウンタ１０２のクロック入力に連結されるＩＮＣ
ＲＥＮＥＴＩＮは、曽丁ＭＥＨに応答してクロックされ
る。しかしながら、もし、（１）　ＩＮＣＮＴが０ＵＴ
ＲＡＮＫＳＥＬ＋　１　ニ等Ｌｌ’カ、（２）バー／　
７７ランクＩＮＣＮＴ　−１のためのＮＡＴＣＨＩＮｉ
が活動停止している場合だけ、クロックキングを生じる
。

書込みパラ２アサブシステム１０がいっばいであり、も
はや書込みを受取れないことをＣＰＵ１２に信号で伝え
るーＢＦυＬＬは、（１）全てのＮＯＴＥＭＰＴＹｉが
稼動中であれば稼動中であるか、（２）　％ＩＴＭＥＭ
に応答して、（ａ）３つのＮＯＴＩＥＭＭＹ　ｉが稼動
中であり、（ｂ）　ＡＣＫＮ９ＷＬＥＤＧＥが活動停止
していれば、稼動中である。

入力書込み要求の記憶をバッファに与えるため、書込み
バッファサブシステムｌＯ内で使用されるタイミング信
号であるＷＴＳＴＲＯＢＥは、適当な遅れの後でｗＴＭ
ＥＭに応答する。

第２ａ図および第２ｂ図で示す書込みバッファサブシス
テムの動作を説明する。パワーアップされると、書込み
要求が、実行のため連続的にバスコントローラ２０に対
して使用可能であることを指示するため、バリッドラン
ク５０内の全ビットがクリアされる。ＯＵＴカウンタ１
００とＩＮカウンタ１０２も共に０にセットされ、活動
停止のＷＴＲＥＱＡＶＬ信号が発生される。書込み要求
がＣＰＵ１２から受取られないと、ｇ（即ち、　ＷＴＭ
ＥＭが活動停止しているとキ）、バリッドランク５０．
データランク７０．アドレスラング８０内の情報は変化
されずに再循環する。バリッドランク５０内の情報はＯ
Ｒゲート５２を通過するが、ｖ丁５ＴＲＯＢＥが活動停
止状態であるので、ＯＲゲート５２の第２入力は低く留
まる。同様にして、同じ理由で。

データセレクタ７２（再循環データ情報がこのセレクタ
を通過する）と、セレクタ８２（再循環アドレス情報が
このセレクタを通過する）とが、ＣＰＵデータおよびア
ドレスバス１６と１４での情報より再循環情報をバッフ
ァランクに入力するために選択を続ける。

ＣＰＵ１２がｗＴＭＥＭを稼動して書込み要求の信号を
送ると、バッファランクａに入力書込み要求を書込ませ
るために、適当な時間において。

ＷＴＳＴＲＯＢＥが起動される。バッファランクａは、
ＩＮカウンタをバッファランクａに指定するために選択
され、前のバッファランク（ランクｄ）の全有効ビット
が活動停止しているので、　Ｎ０ＴＥＮＰＴＹＤである
。このことは、ＮＡＴＣＨＩＮＤをＡＮＤゲート９２ｄ
を介して、強制的に活動停止して、ＩＮカウンタ１０２
の出力に等しく、サブシステム制御ロジック１０４を１
）ＩＲＡＮ）Ｃ８ＩＥＬにセットす、る。

ＷＴＳＴＲＯＢＥが、ＷＴＭＥＭ　ニより起動されるた
めに実際の書込が生じる。このことにより、論理ユニッ
ト５６をｌクロックサイクルのためＡＤＤＲＳＥＬＡに
ターンオンして、ＣＰＵアドレスバス１４のワードアド
レスがデータセレクタ８２ａにより選択され、アドレス
ラング８０ａに記憶される。　ＷＴＳＴＲＯＢＥはまた
、１クロツクサイクルのため、バッファランクａに対応
する４ビツト出力の内の適当な１つに論理ユニット５６
をターンオフする０例えば、基準がフルワード書込みで
あるとすれば、ＡＣＣＥＳＳＴＹＰＥＩＮは、そのよう
な４つの全ビットが起動されることを指示する。これら
の全ビットは、ＯＲゲート５２を介してバリッドランク
５０ａ内で既にある情報と論理和が取られるが、“ｌ”
の論理和は全て“１”であるので、バリッドランク５０
ａの全ての４ビツトがセットされる。（ＯＲゲート５２
の機能は、バリッドランク５０のためのＪＫフリップ７
０ツブを使用することで達成できることは明らかである
。）同様に、ランクａに対応して論理ユニット５６の４
ビツト出力は、データセレクタ７２ａが、ｌクロックサ
イクルのため、全ての４バイトのため。

データランク７０ａ内に記憶するために。

ＣＰＵデータバス１６のデータを選択するようにする。

１１７ＭＥＭが活動停止状態に戻ると、ＩＮカウンタ１
０２が増加し、バッファランクｂを指定する。

ＮＯＴＥＭＴＹＡハ［動中テア６　＋７）　テ、ｗｒＲ
Ｅｑａｖ＋、カ起’Ｉｈ　サれ、書込み要求がバッファ
ランクの１つでベンディング中であることをバスコント
ローラ２０に７示される。しかしながら、この例示のた
めに、バスコントローラ２０は、この要求においてまだ
動作していないと仮定される。

ＷＴＭＥＮがＣＰＵ１２により再び起動され。

第２書込み要求の存在を指示する時、情報がバッファラ
ンクｂに書込まれる。ＩＮカウンタ１０２がバッファラ
ンクｂを指定するためにバッファランクｂが選択される
。バッファランクｂは０ＵＴＲＡＮＫＳＥＬにより指定
されるバッファランクより、１ランク高い、それで、サ
ブシステム制御ロジック１０４は、入力ワードアドレス
と任意のバッファランクでのワードアドレス間の任意の
一致にもかかわらず、ｒＮｃＮＴ　　（バッファランク
ｂを指定する）に等しいＩＮＲＡ）ＩＫｓＥＬをセット
する。この例のために、この第２の書込み要求は所定の
ワードアドレスのバイト１．２．３に対する書込み要求
テアリ、ＡＣＣＥＳＳＴＹＰＥＩＮトＡＤＤＲＥＳＳＩ
　（１：　００　）が表われる。それで、論理ユニット
５６はバッファランクｂに対応した４ビツト出力の１．
２．３のビットだけターンオフし、ビット０は起動しな
い、ＯＲゲート５２ｂを介してバリッドランク５０ｂの
バイト１，２．３がセットされ、バリッドランク５０ｂ
のバイトＯはセットされずに残る。同様に、データセレ
クタ７２ｂを介してデータランク７０ｂのバイト１，２
．３がＣＰＵデータバス１６の入力データのバイト１．
２．３により重ね書きされる。データランク７０ｂのバ
イトＯは変化せず、このバイトはパワアップしても変化
しないのでランダム情報を含む、　ＷＴＭＥＭが活動停
止状態に戻る時、ＩＮカウンタ１０２は再び増加し、　
ＩＩＴＲＥＱＡＶＬは起動状態のままである。もう一度
、バスコントローラ２０がこの時点で任意のバッファラ
ンクを空にしないと考えられる。

ＷＴＭＥＭが３回目に起動し、ＣＰＵバス１３にまだ他
の書込み要求があることを示す時、入力ワードアドレス
がバッファランクｂ内に記憶されたワードアドレスと一
致するかどうかにより、情報がバッファランクＣかバッ
ファランクｂかに書込まれる。一致しなければ、ＭＡＴ
ＣＨＩＭＢ信号は活動停止となる。それで、サブシステ
ム制御ロジック１０４、連続的にバッファランクＣを指
定するＩＮカウンタ１０２の出力に等しいＩＮＲＡＮＫ
ＳＥＬをセットする。入力ワードアドレスがバッファラ
ンクｂ内のワードアドレスに一致しなければ、ＮＡＴＯ
旧ＮＢ信号が表われる。　ｌＮＣＮ？は０ＵＴＲＡＮＫ
ＳＥＬより上のバッファランクをもはや指定しない（バ
ッファランクａのままである）ので、サブシステム制御
ロジック１０４はＩＮカウンタ１０２により指定される
バッファランク以下のバッフ１ランクに等しいＩＮＲＡ
ＮＫＳＥＬをセットする。入力情報はそれでバッファラ
ンクｂに書込まれる。・この例のために、入力書込み要求がバイトＯと１に対す
るハーフワードであり、そのワードアドレスがバッファ
ランクｂのワードアドレスに一致すると仮定する。前の
書込み要求と同じように。

入力ワードアドレスは１１１ＲＡＮＫｓＩＥＬにより指
定されるバッファランクに対応するアドレスラング８０
ｂに書込まれる。論理ユニット５６は、ビット０とビッ
ト１が起動し、ビット２とビット３が起動しないバッフ
ァランクｂに対する４ビツト出力を生成する。これらの
ビットはＯＲゲート５２ｂにより、バリッドランク５０
ｂに既にある有効ビットと論理和が取られ、ビット０を
ターンオンしく前はオフであった）、ビット１をターン
オンしく既にオンであった）、ビット２とビット３を前
の（オン）状態にする。バリッドランク５０ｂの全ビッ
トがそれで今やセットされている。同様にデータセレク
タ７２ｂは、入力データからパイ）Ｏとバイト１を選択
し、再循環データからバイト２とバイト３を選択し、デ
ータランク７０ｂに記憶する。バイトθ内のランダムデ
ータは入力データのバイト０と重ね書きされ、データラ
ンク７０ｂ内の前のデータのバイト２とバイト３は変動
せず残る。　ＷＴＮＥＷが活動停止状態に戻ると、ＩＮ
カウンタ１０２は増加しない、その理由は、（１）　Ｉ
　Ｎ　カラ７　ダハ０ＵＴＲＡＮＫＳＥＬニより指定さ
れるバッファランク以上のバッファランクを連続的に指
定せず、　（２）　ＭＡ丁ＣＨＩＮＢが起動しているか
ら！ある。

バスコントローラ２０がベンディング中の書込み要求を
実行する用意が整う時、Ａ（：ＫＮＯＷＬＥＤＧＥ信号
トＩＩＢＥＮ信号ヲ起動すル、　０ＵＴＲＡＮＫＳＥＬ
がバー／　７７ランクａを指定するので、データセレク
タ７４と８４は、データランク７０ａとアドレスラング
８０ａから、それぞれ、データとワードアドレスを選択
する。同時に、バリッドランクａからの有効ビットがデ
ータセレクタ５８により選択されてエンコーダ６０に与
えられる。４つの有効ビット全てが稼動中であるので、
バッファランクａ内の書込み要求が、エンタイヤワード
のためであることをエンコーダ６０が決定し、従ってＡ
ＣＣＥＳＳＴＹＰＥＯＵＴをセットする。また、対応し
て、このエンコーダは、Ｏに対する下位の２つのアドレ
スピットチアルＡＤ口ＲＥＪＳＯＵＴ　（１：　Ｏ）を
セットする。書込み要求が完了すると、バスコントロー
ラ２０は、ＡＣＫＮＯＷＬＥＤＧＥ信号の活動を停止し
、ツレにより、０ＵＴＲＡＮＫＳＥＬを増加して、バッ
ファランクｂを指定する。バスコントローラ２０が、書
込ミバッファサブシステムｌＯ内でベンディング中の次
の書込み要求を実行する用意をする時、バスコントロー
ラは再び、ＡＣＫＮＯ％ＩＬＥ［ｌＧ！と一〇ＥＮを起
動する。今、０ＵＴＲＡＮＫＳＥＬがバッファランクｂ
を指定しているので、バッファランクｂからのワードア
ドレスとデータはデータセレクタ７４と８４により選択
され、メモリバス２３に割込みできる０本発明によると
、バリッドランクｂ内の全ての有効ビットが稼動してい
る。前に説明したように、このことは２つの異なる書込
み要求の組合わせを表わし、同じワードアドレス内にバ
イトのグループを重ねることである。それで、この書込
みバッファシステム１０は、バスコントローラ２０と主
記憶装置２２により扱われなければならない書込み要求
の数を効率的に１つに減少するものである。前記のよう
に、アドレスされるワードのバイト１に対する余分な書
込みがその上除去されている。この主記憶装置サブシス
テムは、ワードの隣接しない２つのバイトに対する書込
み要求を実行できないことに注意すべきである。そうで
あれば、例えば１位置０と３だけに有効データバイトを
有するバッファランクを空にするため、２つのバスサイ
クルが必要となる。この処理のために余分の回路が必要
となる。しかしながら、同数の書込み要求を記憶するた
めに、少数のバッファランクを要するので、なお長所が
ある。

上述の記載において本発明を特別な実施例に関して説明
したが１発明の範囲内で数多くの変更が可能であるのが
分かる０例えば、上記実施例は、直前の要求以外の任意
の要求による入力書込み要求の集合は許容しないが、こ
のような集合を許容するシステムも設計可能である。更
に、上記実施例はＯＵＴカウンタにより連続的に指定さ
れる要求により、入力書込み要求の集合を許容しないが
、ある状況では、この集合を許容するシステムを設計で
きる。最後に、上記実施例では、書込み要求はＣＰＵに
より生成されて、データが記憶装置に書込まれるけれど
も、書込み要求を他の周辺装置で生成し、データを他の
出力装置に書込むシステムに対しても本発明を同等に利
用できる。

これらの変更は全てこの発明の範囲内のものである。

〔発明の効果〕

本発明によると、ＣＰＵと主記憶装置との間に書込みバ
ッファサブシステムが挿入されるので、この書込みバッ
ファサブシステムは、ＣＰＵからのアドレスデータペア
を受取り、それらを多数のランクのある内部バッファの
第ルベルまたはランクに置き、それから、主記憶装置バ
スコントローラへ要求を出し、データセットが主記憶装
置での書込み使用可能であることを通報する。まり、ハ
スが空いている時、コントローラハテータをバスにセッ
トでき、書込みを行なわせる。書込みが完了すると、コ
ントローラは、情報の使用に応答して、書込みバッファ
サブシステムからの他の要求を待つ。

書込みバッファサブシステムがＣＰＵから連続して、同
じメモリワードアドレスを参照する２つの書込みコマン
ドを受取ると、このサブシステムはこれらのコマンドを
単一のバッファランクに集め、主記憶装置への単一アク
セス中にこれらのコマンドを実行できる。しかしながら
、バスコントローラによる実行を連続的に待ちながら、
八ツファランク内で書込みコマンドを変更しようとすれ
ば、書込みコマンドは集められない、非順次書込みコマ
ンドもまた集められない、これらの両方の制限は、集合
により得られる改良されたバス使用法を著しく低下する
ことなく、書込みバッファサブシステムを実現するのに
必要なロジックの複雑さを著しく減少することができる
。更に、非順次書込みコマンドの集合を妨げることによ
り、必要ならば、ダミーアドレスに介入書込みコマンド
を出すことにより、ソフトウェアは短時間フレームで２
度、同じアドレスに情報を書込むことができる。また、
この書込みバッファサブシステムは、ＣＰＵに対してバ
ッファフル状態の信号を送る手段を含み、書込みコマン
ドがベンディング中のため、アドレスに対するメモリ読
取コマンドの発行を検出するのに有用な信号を提供する
ことができる。

以上の説明から明らかのように、本発明によれば、コン
ピュータにおけるバスの使用法が改良され、コンピュー
タにおける主記憶装置に対する書込みバッファリングが
改良される。また１本発明により、改善された、同じメ
モリアドレスに書込まれるデータのバイトを集める手段
が提供されるので、同じメモリアドレスに順次書込みコ
マンドを集めることによりメモリの書込みに要するバス
時間を大巾に減少し、これらのコマンドを同時に行うこ
とが可能となる。上述の効果は特に本発明における特別
の書込みバッファサブシステムの挿入により達成される
ものである。

【図面の簡単な説明】

第１図はこの発明による書込みバッファサブシステムを
組込んだコンピュータのブロック線図である。第２ａ図
と第２ｂ図は、第１図の書込みバッファサブシステムの
詳細を示す。符号の説明１０・・・書込みバッファサブシステム１２・・・ＣＰ
Ｕ　　　　　　　１３・・・ＣＰＵバス１４・・・ＣＰ
Ｕアドレスバス１６・・・ＣＰＵデータバス２０・・・バスコントローラ２２・・・主記憶装ｇ１　　２３・・・メモリバス２４
・・・メモリアドレスバス２６・・・メモリデータバス５０ａ、５０ｂ、５０ｃ、５０ｄ−・−バリッドランク５２ａ、５２ｂ、５２ｃ、５２ｄ・−ＯＲゲート５４・
・・デコーダ　　　　５６・・・論理ユニット５８・・
・共通データセレクタ６０・・・エンコーダ６２ａ、８２ｂ　、６２ｃ　、６２ｄ−−−ＯＲゲート
７０ａ、７０ｂ、７０ｃ、７０ｄ−−・データランク７２ａ、７２ｂ、７２ｃ、７２ｄ−−・データセレクタ７４・・・データセレクタ８０ａ、５８ｂ、８０ｃ、８０ｄ−−−アドレスランク８２ａ、８２ｂ、８２ｃ、８２ｄ−−−データーｔ’レ
クタ８４・・・データセレクタＺｏｏ・・・ＯＵＴカウンタ１０２・・・ＩＮカウンタ１０４・・・サブシステム制御ロジック４８　許出Ｉｆ
　人　　　エムアイピーニス　コンピュターシステムズ
、インコーホレイディド

Claims

【特許請求の範囲】

（１）各々の書込み要求が、それらの要求と対応するデ
ータとアドレスとを有する書込み要求を出力装置にバッ
ファする装置において、第１バッファランクと、前記第１バッファランクと異なる第２バッファランクと
、書込み要求の内の第１要求を前記第１バッファランクに
書込む手段と、バッファランクから書込み要求を空にする手段と、前記、第１バッファランクが空であれば、書込み要求の
内の第２要求を第１バッファランクに書込む手段と、前記、第１バッファランクが空でなく、書込み要求の内
の第１要求と対応するアドレスが、書込み要求の内の第
２要求と対応するアドレスと一致しなければ、前記第２
バッファランクに書込み要求の内の第２要求を書込む手
段と、書込み要求の内の第２要求と対応するアドレスが書込み
要求の第１要求と対応するアドレスと一致し、第１バッ
ファランクが空でなければ、書込み要求の内の第２要求
と、書込み要求の内の第１要求を第１バッファランクに
集合する手段、とから成ることを特徴とする書込みバッファ装置。
（２）前記の書込み要求の内の第２要求と書込み要求の
内の第１要求を第１バッファランクに集合する手段が、
出力装置に書込まれる予定の第２書込み要求と対応する
データのビットだけを第１バッファランクに書込む手段
とから成ることを特徴とする特許請求の範囲第１項に記
載の書込みバッファ装置。
（３）各々の書込み要求がそれと対応するデータワード
と、ワードアドレスと、出力装置に書込まれるデータワ
ードのビットを指定する有効信号とを有する、書込み要
求を出力装置にバッファする装置において、各々のバッファランクがデータワードを保持するデータ
レジスタと、データワードからのデータを書込むワード
アドレスを保持するアドレスレジスタと、書込まれるデ
ータレジスタのビットを指定するバリッドレジスタとか
ら成り、バリッドレジスタがデータレジスタのどのビッ
トも指定しなければバッファランクは空であり、バリッ
ドレジスタが、データレジスタの少なくとも１つのビッ
トを指定すれば、バッファランクは空ではないと考えら
れるような多数のバッファランクと、第１入力書込み要求のワードアドレスを第１入力バッフ
ァランクのアドレスに書込む手段と、第１入力書込み要求の有効信号により指される第１入力
書込み要求のデータワードのビットだけを第１入力バッ
ファランクのデータレジスタに書込む手段と、変更手段の起動直前にバリッドレジスタにより指定され
るビットと同様に、第１入力書込み要求の有効な信号に
より指されるビットを指すように第１入力バッファラン
クのバリッドレジスタの内容を変更する手段、とから成ることを特徴とする書込みバッファ装置。
（４）前記バッファランクの出力の１つを空にし、バッ
ファランクの出力の１つのデータレジスタのどのビット
をも指定しないように、バッファランクの出力の１つの
バリッドレジスタを変更する手段を更に有し、前記バッ
ファランクの第１入力の１つが空でないバッファランク
になるように選択され、該バッファランクのアドレスレ
ジスタは、第１入力書込み要求のワードアドレスと一致
するワードアドレスを保持するか、空でないバッファラ
ンクのいずれのアドレスレジスタも第１入力書込み要求
のワードアドレスに一致するワードアドレスを保持しな
ければ、空のバッファランクが選択されるようにしたこ
とを特徴とする特許請求の範囲第３項に記載の書込みバ
ッファ装置。
（５）前記バッファランクの出力の１つを空にし、バッ
ファランクの出力の１つのデータレジスタのどのビット
をも指定しないように、バッファランクの出力の１つの
バリッドレジスタを変更する手段を更に有し、前記バッ
ファランクの第１入力の１つが、バッファランクの出力
の１つと異なる空でないバッファランクになるように選
択され、バッファランクのアドレスレジスタが第１入力
書込み要求のワードアドレスと一致するワードアドレス
を保持し、バッファランクの出力の１つとは異なる空で
ないバッファランクのどのアドレスレジスタも第１入力
書込み要求と一致するワードアドレスを保持しなければ
、空のバッファランクが選択されるようにしたことを特
徴とする特許請求の範囲第３項に記載の書込みバッファ
装置。
（６）前記バッファランクの出力の１つを空にし、バッ
ファランクの出力の１つのデータレジスタのどのビット
をも指定しないようにバッファランクの出力の１つのバ
リッドレジスタを変更する手段と、いかなる干渉書込み要求なしで第１入力書込み要求に続
く第２入力書込み要求のワードアドレスを、バッファラ
ンクの第２入力の１つのアドレスレジスタに書込む手段
と、第２入力書込み要求の有効信号により指定される第２入
力書込み要求のデータワードのビットだけを、バッファ
ランクの第２入力の１つのデータレジスタに書込む手段
と、前記変更手段の起動の直前でバッファランクの第２入力
の１つのバリッドレジスタにより指定されるビットと同
様に、第２入力書込み要求のバリッドレジスタにより指
定されるビットを指定するように、バッファランクの第
２入力の１つのバリッドレジスタの内容を変更する手段
、とを更に有し、前記第２入力書込み要求のワードアドレ
スが第１入力書込み要求のワードアドレスと一致すれば
、バッファランクの第２入力の１つが選択され、第２入
力書込み要求のワードアドレスが第１入力要求のワード
アドレスと一致すれば、バッファランクの第１入力の１
つは空となり、バッファランクの第１入力の１つが空で
あれば、空のバッファランクが選択されるようにしたこ
とを特徴とする特許請求の範囲第３項に記載の書込みバ
ッファ装置。
（７）各々の書込み要求がデータワードと宛先アドレス
とから成る書込み要求を出力装置にバッファする装置に
おいて、前記少なくとも２つの書込み要求を記憶できるバッファ
と、前記バッファから書込み要求を移す手段と、前の書込み要求が移されず、前の書込み要求の宛先アド
レスが入力書込み要求のアドレスと一致するように、入
力書込み要求を前の書込み要求と共にバッファに集める
手段と、書込み要求が移されずに、入力書込み要求の宛
先アドレスが、バッファ内の任意の書込み要求の宛先ア
ドレスと一致しなければ、入力書込み要求をバッファに
記憶する手段、とから成ることを特徴とする書込みバッファ装置。
（８）各々の書込み要求は更に、書込み要求の宛先アド
レスのビットが、書込み要求のデータワードからデータ
を受取るべきことを指示する有効信号から成り、書込み
要求を移さないようにして、入力書込み要求を前の書込
み要求と共にバッファ内に集める手段が、結果書込み要
求を集める手段とから成り、（ａ）入力書込み要求の有効信号に応じて、入力書込み
要求のデータワードからデータを受取ることになる結果
書込み要求の宛先アドレスのビットが、入力書込み要求
のデータワードからのデータを受取るため、結果書込み
要求により指示され、（ｂ）前の書込み要求の有効信号に応じて、前の書込み
要求のデータワードからデータを受取ることになり、入
力書込み要求の有効信号に応じて、入力書込み要求のデ
ータワードからデータを受取ることにならない結果書込
み要求の宛先アドレスのビットが、前の書込み要求のデ
ータワードからデータを受取るため、結果書込み要求に
より指示されるようにしたことを特徴とする特許請求の
範囲第７項に記載の書込みバッファ装置。
（９）前記集合する手段が、更に、前の書込み要求を結
果書込み要求と重ね書きする手段を有することを特徴と
する特許請求の範囲第８項に記載の書込みバッファ装置
。
（１０）各々の書込み要求がデータワードと宛先アドレ
スとから成る書込み要求を出力装置にバッファする装置
において、少なくとも２つの書込み要求を記憶できるバッファと、前記バッファから書込み要求を移し、バッファから移す
べき次の書込み要求を指す手段を含む手段と、前の書込み要求を移さず、指示手段により指定されず、
前の書込み要求の宛先アドレスが入力書込み要求の宛先
アドレスと一致するように、入力書込み要求を前の書込
み要求と共にバッファに集める手段と、書込み要求を移さず、入力書込み要求の宛先アドレスが
バッファ内の任意の書込み要求の宛先アドレスと一致し
なければ、入力書込み要求をバッファ内に記憶する手段
、とから成ることを特徴とする書込みバッファ装置。
（１１）各々の書込み要求がデータワードと宛先アドレ
スとから成る書込み要求を出力装置にバッファする装置
において、少なくとも２つの書込み要求を記憶できるバッファと、前記バッファから書込み要求を移す手段と、入力書込み要求と直前書込み要求とを集め、直前書込み
要求が移されず、直前書込み要求の宛先アドレスが入力
書込み要求の宛先アドレスと一致すれば集める手段と、入力書込み要求の宛先アドレスが直前書込み要求の宛先
アドレスと一致しないか、直前書込み要求が移されなけ
れば、バッファ内に入力書込み要求を記憶する手段、とから成ることを特徴とする書込みバッファ装置。