JPS62261144A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62261144A JPS62261144A JP61104293A JP10429386A JPS62261144A JP S62261144 A JPS62261144 A JP S62261144A JP 61104293 A JP61104293 A JP 61104293A JP 10429386 A JP10429386 A JP 10429386A JP S62261144 A JPS62261144 A JP S62261144A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- cells
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 229920000136 polysorbate Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理規模に比し入出力端子数の多いマスタ
ースライス回路を提供する半導体集積回路に関するもの
である。
ースライス回路を提供する半導体集積回路に関するもの
である。
論理ＬＳＩにおいては、機能上「構成する論理規模Ｇ（
以下単に「ゲート数」と略称する）と入出力端子数Ｎに
は式（１）の関係が成立する」と言う「レンツの経験則
」 （文献Ｒ，Ｌ、ルッソ “オンゾ トレード オフ
ビトウィーン ロジックパフォーマンス アンド サ
ーキット・ツー・ピン レイシラ フォー ＬＳＩ”、
ＩＥＥＥ ）ランザクシッンズ コンピューターズ、
Ｃ２１１４７〜１５３頁 １９７２年２月（Ｒ，Ｌ、Ｒ
ｕ５ｓｕｏ、 Ｏｎ ｔｈｅＴｒａｄｅ−ｏｆｆ ｂｅ
ｔｗｅｅｎ Ｌｏｇｉｃ Ｐｅｒｆｏｒｍａｎｃｅ ａ
ｎｄ Ｃ１ｒｃｕｉｔ−ｔｏ−Ｐｉｎ Ｒａｔｉｏ ｆ
ｏｒ ＬＳＩ’＋ＩＢＥＩ！↑ｒａｎｓ、ｃｏｍｐｕｔ
ｏｒｓ、 Ｃ２１，ＰＰ、 １４７−１５３． Ｆｅｂ
、 １９７２．）が存在する。
以下単に「ゲート数」と略称する）と入出力端子数Ｎに
は式（１）の関係が成立する」と言う「レンツの経験則
」 （文献Ｒ，Ｌ、ルッソ “オンゾ トレード オフ
ビトウィーン ロジックパフォーマンス アンド サ
ーキット・ツー・ピン レイシラ フォー ＬＳＩ”、
ＩＥＥＥ ）ランザクシッンズ コンピューターズ、
Ｃ２１１４７〜１５３頁 １９７２年２月（Ｒ，Ｌ、Ｒ
ｕ５ｓｕｏ、 Ｏｎ ｔｈｅＴｒａｄｅ−ｏｆｆ ｂｅ
ｔｗｅｅｎ Ｌｏｇｉｃ Ｐｅｒｆｏｒｍａｎｃｅ ａ
ｎｄ Ｃ１ｒｃｕｉｔ−ｔｏ−Ｐｉｎ Ｒａｔｉｏ ｆ
ｏｒ ＬＳＩ’＋ＩＢＥＩ！↑ｒａｎｓ、ｃｏｍｐｕｔ
ｏｒｓ、 Ｃ２１，ＰＰ、 １４７−１５３． Ｆｅｂ
、 １９７２．）が存在する。
ＮｃＣＧ’ （１’ ： ０．４〜０．７）
（１）以下式１１）をＮ、と略記する。
（１）以下式１１）をＮ、と略記する。
一方端子数Ｎは、構造面からもゲート数Ｇに規定される
。何故ならゲートアレイを始めとするマスタスライスＬ
ＳＩでは、入出力用セル（ポンディングパッドを含む）
は、マスク工程において既に形成されている。
。何故ならゲートアレイを始めとするマスタスライスＬ
ＳＩでは、入出力用セル（ポンディングパッドを含む）
は、マスク工程において既に形成されている。
第２図において、１はダイシングライン、２はゲート構
成用素子（以下単にＢＣと略称する）領域、３は用途が
入出力専用に限定された入出力専用セルからなる入出力
セル領域である。
成用素子（以下単にＢＣと略称する）領域、３は用途が
入出力専用に限定された入出力専用セルからなる入出力
セル領域である。
このような従来の回路においては、図のように入出力用
セル３はダイシングライン１゛の内側、ＢＣ領域２の外
周に沿って並んでいるのが常である。
セル３はダイシングライン１゛の内側、ＢＣ領域２の外
周に沿って並んでいるのが常である。
従ってゲート数の増大は、ＢＣ’％ｌ域２の増大を招き
、その外周にある入出力領域３、即ち外周に沿って用意
された入出力端子数（これを以下Ｎ、とする）を増大さ
せる。
、その外周にある入出力領域３、即ち外周に沿って用意
された入出力端子数（これを以下Ｎ、とする）を増大さ
せる。
さて微細化のレベルが２μｍ程度であれば、弐（２）が
成立 ＮＰ≧Ｎ Ｇ （２） しており、第３図に斜線部で示す過剰の入出力領域４が
チップ内にあった。従ってチップサイズはＮ６だけで決
めることができた。ところが２μｍ以下に微細化される
と、ＢＣ領域２は小さくなって、式（３）の関係が成立
する場合が多くなった。
成立 ＮＰ≧Ｎ Ｇ （２） しており、第３図に斜線部で示す過剰の入出力領域４が
チップ内にあった。従ってチップサイズはＮ６だけで決
めることができた。ところが２μｍ以下に微細化される
と、ＢＣ領域２は小さくなって、式（３）の関係が成立
する場合が多くなった。
ＮＰ＜ＮＧ （３１
そこで式（２）の関係にするためには、不足する入出力
端子を設ける必要が生じ、チップサイズを拡大せざるを
得ない。第４図において斜線部５は、チップ増大に伴う
ＢＣ領域の中空領域（使用不能領域） ＳＪＩ域である
。ここで該中空領域５をＢＣ領域として使うと、ゲート
数増大分だけの入出力端子が必要で、更にチップを拡大
せねばならないという悪循環を生ずることとなる。
端子を設ける必要が生じ、チップサイズを拡大せざるを
得ない。第４図において斜線部５は、チップ増大に伴う
ＢＣ領域の中空領域（使用不能領域） ＳＪＩ域である
。ここで該中空領域５をＢＣ領域として使うと、ゲート
数増大分だけの入出力端子が必要で、更にチップを拡大
せねばならないという悪循環を生ずることとなる。
従来のゲートアレイ・マスタスライスＬＳＩでは、ダイ
シングラインの内側にのみ入出力セルが固定されている
ので、２μｍ以下では、入出力端子数確保のために、チ
ップサイズを大きくしなければならないという問題点が
あった。
シングラインの内側にのみ入出力セルが固定されている
ので、２μｍ以下では、入出力端子数確保のために、チ
ップサイズを大きくしなければならないという問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、常にゲート規模に応じた入出力端子を形成す
ることのできる半導体集積回路を提供することを目的と
する。
たもので、常にゲート規模に応じた入出力端子を形成す
ることのできる半導体集積回路を提供することを目的と
する。
この発明に係る半導体集積回路は、ゲート領域およびそ
の周辺の入出力セル領域をすべて人出力セルにも構成で
きる論理構成用素子で形成し、上記入出力セル領域のす
べておよび上記ゲート領域の任意の箇所の論理構成用セ
ルをスライス工程で入出力セルとして構成したものであ
る。
の周辺の入出力セル領域をすべて人出力セルにも構成で
きる論理構成用素子で形成し、上記入出力セル領域のす
べておよび上記ゲート領域の任意の箇所の論理構成用セ
ルをスライス工程で入出力セルとして構成したものであ
る。
この発明においては、ゲート領域およびその周辺の入出
力セル領域をすべて入出力セルにも構成できる論理構成
用素子で形成し、上記入出力セル領域のすべておよび上
記ゲート？ｉｌ域の任意の箇所の論理構成用セルをスラ
イス工程で入出力セルとして構成したから、入出力セル
を、チップ周辺のみならず、チップ内の任意の場所に形
成することができ、全体でＮｃに一致する入出力セルを
用意できる。従って、従来のように入出力端子数の確保
のためにチップサイズを大きくしなければならないとい
うことはなくなる。
力セル領域をすべて入出力セルにも構成できる論理構成
用素子で形成し、上記入出力セル領域のすべておよび上
記ゲート？ｉｌ域の任意の箇所の論理構成用セルをスラ
イス工程で入出力セルとして構成したから、入出力セル
を、チップ周辺のみならず、チップ内の任意の場所に形
成することができ、全体でＮｃに一致する入出力セルを
用意できる。従って、従来のように入出力端子数の確保
のためにチップサイズを大きくしなければならないとい
うことはなくなる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路を示し、
図において、１はダイシングライン、２はチップ全面に
広げられたＢＣ領域、２０はこのＢＣｊｌ域２中のチッ
プ周辺位置のＢＣＢセルによる第１の入出力セル領域、
２１はチップ中に追加されたＢＣＢセルによる第２の入
出力セル領域であり、ここで、ＢＣＢセルは論理回路構
成用のべ一゛シックセル（ＢＣバッファセル）である。
図はこの発明の一実施例による半導体集積回路を示し、
図において、１はダイシングライン、２はチップ全面に
広げられたＢＣ領域、２０はこのＢＣｊｌ域２中のチッ
プ周辺位置のＢＣＢセルによる第１の入出力セル領域、
２１はチップ中に追加されたＢＣＢセルによる第２の入
出力セル領域であり、ここで、ＢＣＢセルは論理回路構
成用のべ一゛シックセル（ＢＣバッファセル）である。
今仮に、本回路において、式（３）が成立していたとす
れば、先ずチップ周辺の従来の入出力専用セルの並んで
いた位置に、ＢＣＢセルを用いて第１の入出力セル２０
を形成しておく。そして入出力セルの不足分については
、チップ内部の任意の場所にＢＣＢセルを用いて第２の
入出力セル２１を形成することによりこれを補えばよい
。
れば、先ずチップ周辺の従来の入出力専用セルの並んで
いた位置に、ＢＣＢセルを用いて第１の入出力セル２０
を形成しておく。そして入出力セルの不足分については
、チップ内部の任意の場所にＢＣＢセルを用いて第２の
入出力セル２１を形成することによりこれを補えばよい
。
この際、第２の入出力セル２１の追加による入出力端子
数の増加は、ゲー） ？ｉｌｉ域２を減少させるので、
入出力端子数とゲート数との平衡点が必ず存在し、チッ
プ内に中空領域の存在しないＬＳＩを設計できるという
効果がある。
数の増加は、ゲー） ？ｉｌｉ域２を減少させるので、
入出力端子数とゲート数との平衡点が必ず存在し、チッ
プ内に中空領域の存在しないＬＳＩを設計できるという
効果がある。
以上のように、この発明によれば、半導体集積回路にお
いて、入出力セルを、論理回路構成用のＢＣ（ベーシッ
クセル）で構成するようにしだので、入出力セルを入出
力端子数の多少に関係なく必要な数だけ形成できて、未
使用人出力セル領域を無くすことができ、その結果、マ
スタスライスのＬＳＩ実効ゲート密度を向上できる効果
がある。
いて、入出力セルを、論理回路構成用のＢＣ（ベーシッ
クセル）で構成するようにしだので、入出力セルを入出
力端子数の多少に関係なく必要な数だけ形成できて、未
使用人出力セル領域を無くすことができ、その結果、マ
スタスライスのＬＳＩ実効ゲート密度を向上できる効果
がある。
第１図ないし第４図は全て、マスタスライスチップの概
念図を示し、第１図は、斌ヰ功刹瀦埼本発明の一実施例
による半導体集積回路を示す概念図、第２図は、マスタ
スライスＬＳＩ一般の例を示す概念図、第３図は、式（
２）が成立する回路を従来方式で設計した場合の概念図
、第４図は、式（３）の関係を従来の技術で解消したＬ
ＳＩの概念図である。 １はダイシングライン、２はゲート領域、３は入出力セ
ル領域、４は過剰な入出力領域、５はゲート領域内の中
空領域、２０はＢＣＢセルによって形成された第１の入
出力セル領域、２１は追加された第２の入出力セル領域
である。 なお図中同一符号は同−又は相当部分を示す。
念図を示し、第１図は、斌ヰ功刹瀦埼本発明の一実施例
による半導体集積回路を示す概念図、第２図は、マスタ
スライスＬＳＩ一般の例を示す概念図、第３図は、式（
２）が成立する回路を従来方式で設計した場合の概念図
、第４図は、式（３）の関係を従来の技術で解消したＬ
ＳＩの概念図である。 １はダイシングライン、２はゲート領域、３は入出力セ
ル領域、４は過剰な入出力領域、５はゲート領域内の中
空領域、２０はＢＣＢセルによって形成された第１の入
出力セル領域、２１は追加された第２の入出力セル領域
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）マスタスライスＬＳＩにおいて、 ゲート領域およびその周辺の入出力セル領域をすべて入
出力セルにも構成できる論理構成用素子で形成し、 上記入出力セル領域のすべておよび上記ゲート領域の任
意の箇所の論理構成用セルをスライス工程で入出力セル
として構成したことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104293A JPS62261144A (ja) | 1986-05-07 | 1986-05-07 | 半導体集積回路 |
| DE19873715116 DE3715116A1 (de) | 1986-05-07 | 1987-05-06 | Integrierte halbleiterschaltung |
| US07/287,525 US4853757A (en) | 1986-05-07 | 1988-12-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104293A JPS62261144A (ja) | 1986-05-07 | 1986-05-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62261144A true JPS62261144A (ja) | 1987-11-13 |
Family
ID=14376883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104293A Pending JPS62261144A (ja) | 1986-05-07 | 1986-05-07 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4853757A (ja) |
| JP (1) | JPS62261144A (ja) |
| DE (1) | DE3715116A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1309781C (en) * | 1988-06-21 | 1992-11-03 | Colin Harris | Compact cmos analog crosspoint switch matrix |
| SG67297A1 (en) * | 1989-04-19 | 1999-09-21 | Seiko Epson Corp | Semiconductor device |
| JP3079599B2 (ja) * | 1990-04-20 | 2000-08-21 | セイコーエプソン株式会社 | 半導体集積回路及びその製造方法 |
| EP0533476B1 (en) * | 1991-09-18 | 1998-12-02 | Fujitsu Limited | Semiconductor integrated circuit with scan path |
| JP3228583B2 (ja) * | 1992-03-31 | 2001-11-12 | 株式会社東芝 | 半導体集積回路装置 |
| US5563446A (en) * | 1994-01-25 | 1996-10-08 | Lsi Logic Corporation | Surface mount peripheral leaded and ball grid array package |
| US5459085A (en) * | 1994-05-13 | 1995-10-17 | Lsi Logic Corporation | Gate array layout to accommodate multi angle ion implantation |
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
| US5932900A (en) * | 1997-06-20 | 1999-08-03 | Faraday Technology Corporation | Flexible cell for gate array |
| US7402846B2 (en) * | 2005-10-20 | 2008-07-22 | Atmel Corporation | Electrostatic discharge (ESD) protection structure and a circuit using the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1001908A (en) * | 1962-08-31 | 1965-08-18 | Texas Instruments Inc | Semiconductor devices |
| FR2495834A1 (fr) * | 1980-12-05 | 1982-06-11 | Cii Honeywell Bull | Dispositif a circuits integres de haute densite |
| JPS58116757A (ja) * | 1981-12-30 | 1983-07-12 | Nec Corp | マスタスライスｌｓｉ |
| JPS593950A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ゲ−トアレイチツプ |
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| CN1003549B (zh) * | 1985-01-25 | 1989-03-08 | 株式会社日立制作所 | 半导体集成电路器件 |
| JP3135992B2 (ja) * | 1992-07-14 | 2001-02-19 | マツダ株式会社 | 自動変速機の油圧制御装置 |
-
1986
- 1986-05-07 JP JP61104293A patent/JPS62261144A/ja active Pending
-
1987
- 1987-05-06 DE DE19873715116 patent/DE3715116A1/de active Granted
-
1988
- 1988-12-19 US US07/287,525 patent/US4853757A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3715116A1 (de) | 1987-11-12 |
| DE3715116C2 (ja) | 1993-05-06 |
| US4853757A (en) | 1989-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0167365B1 (en) | Standard cell lsis | |
| JPS62261144A (ja) | 半導体集積回路 | |
| US4742383A (en) | Multi-function FET masterslice cell | |
| JPS58139446A (ja) | 半導体集積回路装置 | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JPS5911670A (ja) | 半導体集積回路装置 | |
| JPS59197151A (ja) | 半導体集積回路装置 | |
| JPH0221145B2 (ja) | ||
| JPS61123153A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JPS63246843A (ja) | 半導体集積回路装置 | |
| JP2508214B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH0123943B2 (ja) | ||
| JPS62273751A (ja) | 集積回路 | |
| JPS63311740A (ja) | 半導体集積回路装置 | |
| JPH11238850A (ja) | 半導体集積回路 | |
| JPS5844740A (ja) | 半導体集積回路 | |
| JPS63161655A (ja) | 半導体集積回路 | |
| JPH05152290A (ja) | 多層配線方法 | |
| Aono et al. | Implementation of a bipolar real-time image signal processor-RISP-II | |
| JPS62145834A (ja) | 半導体装置 | |
| JPS6033666A (ja) | 論理階層構造をもつ論理回路図 | |
| JPS62107362A (ja) | システム構成用ｌｓｉ | |
| JPS6364054B2 (ja) | ||
| JPS59167036A (ja) | 半導体集積回路 | |
| JPS62101047A (ja) | ハ−ドマクロセルを有するｌｓｉ |