JPS62256129A - 演算処理装置 - Google Patents
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- JPS62256129A JPS62256129A JP61100036A JP10003686A JPS62256129A JP S62256129 A JPS62256129 A JP S62256129A JP 61100036 A JP61100036 A JP 61100036A JP 10003686 A JP10003686 A JP 10003686A JP S62256129 A JPS62256129 A JP S62256129A
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- 230000015654 memory Effects 0.000 abstract description 20
- WBCOLMYVEBTZOA-HAQNHBKZSA-N 1a4k Chemical compound C1=CC(NC(=O)C)=CC=C1N1C(=O)[C@@H](C2(CCC3CC2)NC(=O)OCC(O)=O)[C@@H]3C1=O WBCOLMYVEBTZOA-HAQNHBKZSA-N 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば画像処理を行うための演算処理装置に
関する。
関する。
本発明は演算処理装置に関し、乗算器にバイパス通路を
設けることによって、乗算器の処理範囲を越えた演算を
容易に実行することができるようにしたものである。
設けることによって、乗算器の処理範囲を越えた演算を
容易に実行することができるようにしたものである。
本願出願人は先に、画像処理に適用できるディジタル信
号処理装置（特開昭５８−２１５８１３号公報参照）を
提案した。
号処理装置（特開昭５８−２１５８１３号公報参照）を
提案した。
すなわち第５図はその装置の概略を説明するもので、図
において（２１）は入力端子、（２２）は入出力制御（
ＩＯＣ）系、（２３）は入力画像メモリ（ＶＩＭ）系、
（２４）は信号処理（ＰＩＦ）系、（２５）はアドレス
生成（Ｐ Ｖ Ｐ）系、（２６）は出力画像メモリ （
ｖＩＭ）系、（２７）は主制御（ＴＣ）系、（２８）は
出力端子である。
において（２１）は入力端子、（２２）は入出力制御（
ＩＯＣ）系、（２３）は入力画像メモリ（ＶＩＭ）系、
（２４）は信号処理（ＰＩＦ）系、（２５）はアドレス
生成（Ｐ Ｖ Ｐ）系、（２６）は出力画像メモリ （
ｖＩＭ）系、（２７）は主制御（ＴＣ）系、（２８）は
出力端子である。
この装置において、入力端子（２１）にはビデオカメ：
ｙ（図示せず）等からのアナログのビデオ信号が供給さ
れる。このビデオ信号がＩＯＣ系（２２）に供給され、
ＡＤ変換等により所定のディジタルデータに変換されて
ＶＩＭ系（２３）に書込まれる。
ｙ（図示せず）等からのアナログのビデオ信号が供給さ
れる。このビデオ信号がＩＯＣ系（２２）に供給され、
ＡＤ変換等により所定のディジタルデータに変換されて
ＶＩＭ系（２３）に書込まれる。
なおＩＯＣ系（２２）からディジタルデーク以外にもク
ロック、支配モード信号、アドレス、書込制御信号等の
外側からＶＩＭ系（２３）を制御する信号が供給されて
いる。
ロック、支配モード信号、アドレス、書込制御信号等の
外側からＶＩＭ系（２３）を制御する信号が供給されて
いる。
またこのＶＩＭ系（２３）に、Ｐ Ｖ、 Ｐ系（２５）
から処理を行うディジタルデータのアドレス、書込制御
、読出モード、データセレクト等の内側からＶＩＭ系（
２３）を制御する信号が供給され、このアドレスのデー
タがＰＩＰ系（２４）と相互に転送されて処理が行われ
る。さらにＰＩＰ系（２４）で処理されたデータがＶＩ
Ｍ系（２６）に供給され、こ（７）ＶＩＭ系（２６）に
ＰＶＰ系（２５）からのアドレス等が供給される。これ
によって処理されたディジタルデータがＶＩＭ系（２６
）に書込まれる。
から処理を行うディジタルデータのアドレス、書込制御
、読出モード、データセレクト等の内側からＶＩＭ系（
２３）を制御する信号が供給され、このアドレスのデー
タがＰＩＰ系（２４）と相互に転送されて処理が行われ
る。さらにＰＩＰ系（２４）で処理されたデータがＶＩ
Ｍ系（２６）に供給され、こ（７）ＶＩＭ系（２６）に
ＰＶＰ系（２５）からのアドレス等が供給される。これ
によって処理されたディジタルデータがＶＩＭ系（２６
）に書込まれる。
さらにこのＶＩＭ系（２６）にもＩＯＣ系（２２）から
のアドレス等が供給され、これによって読出されたディ
ジタルデータがＩＯＣ系（２２）に供給され、ＤＡ変換
等により所定のアナログのビデオ信号に変換されて出力
端子（２８）に取出される。
のアドレス等が供給され、これによって読出されたディ
ジタルデータがＩＯＣ系（２２）に供給され、ＤＡ変換
等により所定のアナログのビデオ信号に変換されて出力
端子（２８）に取出される。
なおＴＣ系（２７）からは、各基（２２）〜（２６）に
対してそれぞれモード、方式等の指定信号やクロック信
号、さらに後述するマイクロプログラムの書替のための
プログラムデータ等が供給される・また■○Ｃ系（２２
）からｐｖｐ系（２５）へ処理すべきフレームの開始信
号が供給されると共に、ｐｖｐ系（２５）からＩＯＣ系
（２２）へ処理の終了信号が供給される。
対してそれぞれモード、方式等の指定信号やクロック信
号、さらに後述するマイクロプログラムの書替のための
プログラムデータ等が供給される・また■○Ｃ系（２２
）からｐｖｐ系（２５）へ処理すべきフレームの開始信
号が供給されると共に、ｐｖｐ系（２５）からＩＯＣ系
（２２）へ処理の終了信号が供給される。
このようにして入力端子（２１）に供給されたビデオ信
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各基（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各基ごとのソフトウェアの負担が少なく、簡単な
プログラムで高速の処理を行うことができる。これによ
って例えばビデオ信号をリアルタイムで処理することも
可能になっている。
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各基（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各基ごとのソフトウェアの負担が少なく、簡単な
プログラムで高速の処理を行うことができる。これによ
って例えばビデオ信号をリアルタイムで処理することも
可能になっている。
そして上述の装置において、処理の内容はＰＩＰ系（２
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
すなわち第６図はＰＩＰ系（２４）の大略の構成を示し
、このＰＩＰ系（２４）は実際には多数（例えば６０個
）の処理プロセッサ部（３０）が並列に設けられて形成
されるが、図ではその内の２個（３０ａ（３Ｑｂ）のみ
が示されている。この図において、ＶＩＭ系（２３）ま
たは（２６）からのディジタルデータは各プロセッサ部
（３０ａ ） （３０ｂ ） ・・・ごとに設けら
れた入力レジスタ（ＦＲＡ）（３１ａ）（３１ｂ ）
・・・に供給されると共に、これらのレジスタはＰＶ
Ｐ系（２５）によってＶＩＭ系（２３）（２６）の続出
アドレスに合わせて制御され、各プロセッサ部ごとに必
要な所定量のデータが記憶される。
、このＰＩＰ系（２４）は実際には多数（例えば６０個
）の処理プロセッサ部（３０）が並列に設けられて形成
されるが、図ではその内の２個（３０ａ（３Ｑｂ）のみ
が示されている。この図において、ＶＩＭ系（２３）ま
たは（２６）からのディジタルデータは各プロセッサ部
（３０ａ ） （３０ｂ ） ・・・ごとに設けら
れた入力レジスタ（ＦＲＡ）（３１ａ）（３１ｂ ）
・・・に供給されると共に、これらのレジスタはＰＶ
Ｐ系（２５）によってＶＩＭ系（２３）（２６）の続出
アドレスに合わせて制御され、各プロセッサ部ごとに必
要な所定量のデータが記憶される。
これらのレジスタ（３１ａ ） （３１ｂ ） ・
・・に書込まれたデータがそれぞれ演算部（３２ａ ）
（３３ａ ）（３２ｂ ） （３３ｂ ） ・
・・に供給される。そしてこれらの演算部にはそれぞれ
加減算器、乗算器及び係数メモリ、データメモリ共が設
けられ、制御部（３４ａ ） （３４ｂ ） ・・
・からの制御信号に従って線形及び非線形のデータ変換
演算を行う。さらにこの演算結果は演算部（３３ａ ）
（３３ｂ ） ・・・に得られ、この演算部（３
３ａ ） （３３ｂ ） ・・・がｐｖｐ系（２５
） ニよ一、てＶＩＭ系（２３） （２Ｂ） ｆ７）
） 書込アドレスに合わせて制御され、演算結果がＶＩ
Ｍ系（２３） （２６）の所望部に書込まれる。
・・に書込まれたデータがそれぞれ演算部（３２ａ ）
（３３ａ ）（３２ｂ ） （３３ｂ ） ・
・・に供給される。そしてこれらの演算部にはそれぞれ
加減算器、乗算器及び係数メモリ、データメモリ共が設
けられ、制御部（３４ａ ） （３４ｂ ） ・・
・からの制御信号に従って線形及び非線形のデータ変換
演算を行う。さらにこの演算結果は演算部（３３ａ ）
（３３ｂ ） ・・・に得られ、この演算部（３
３ａ ） （３３ｂ ） ・・・がｐｖｐ系（２５
） ニよ一、てＶＩＭ系（２３） （２Ｂ） ｆ７）
） 書込アドレスに合わせて制御され、演算結果がＶＩ
Ｍ系（２３） （２６）の所望部に書込まれる。
そしてこの場合に、制御部（３４ａ ） （３４ｂ
） ・・・からの制御信号はマイクロプログラムメモ
リ（ＭＰＭ＞（３５ａ）（３５ｂ） ・・・に書込ま
れたマイクロプログラムに従って形成される。そこでこ
のＭ Ｐ Ｍ （３５ａ ） （３５ｂ ） ”
’をいわゆるＲＡＭ構成とし、このＭＰＭ （３５ａ）
（３５ｂ） ・・・に変更部（３６ａ ） （
３６ｂ ） ・・・を通じてＴＣ系（２７）からのマ
イクロプログラムを書込むことにより、マイクロプログ
ラムを書替で処理の・ 内容を変更することができる。
） ・・・からの制御信号はマイクロプログラムメモ
リ（ＭＰＭ＞（３５ａ）（３５ｂ） ・・・に書込ま
れたマイクロプログラムに従って形成される。そこでこ
のＭ Ｐ Ｍ （３５ａ ） （３５ｂ ） ”
’をいわゆるＲＡＭ構成とし、このＭＰＭ （３５ａ）
（３５ｂ） ・・・に変更部（３６ａ ） （
３６ｂ ） ・・・を通じてＴＣ系（２７）からのマ
イクロプログラムを書込むことにより、マイクロプログ
ラムを書替で処理の・ 内容を変更することができる。
ところで上述の装置において、ＰＩＰ系（２４）を構成
する各処理プロセッサ部（３０）の演算部（３２）
（３３）には、いわゆる乗算器が設けられる。
する各処理プロセッサ部（３０）の演算部（３２）
（３３）には、いわゆる乗算器が設けられる。
ここで一般にこの種のディジタル演算に用イラれる乗算
器は、乗算される２つの数値の絶対値が１未満である。
器は、乗算される２つの数値の絶対値が１未満である。
これに対して、ＦＲＡ（３１）に供給されるデータは、
例えばダイナミックレンジを１として、絶対値を１未満
とすることができる。しかしながらこれに乗算する係数
については、これを１以上とする必要が生じることがあ
る。
例えばダイナミックレンジを１として、絶対値を１未満
とすることができる。しかしながらこれに乗算する係数
については、これを１以上とする必要が生じることがあ
る。
そこで従来は、１以上の数値の係数をそれぞれ１未満の
複数の係数に分割し、これらをそれぞれ入力データと乗
算し、その積を加算して全体の積を得るようにしていた
。すなわち第４図において、ＦＲＡ（３１）からのデー
タと、係数メモリ （４１）からの１未満の係数とが乗
算５（４２）に供給される。そしてこの積が加算！（４
３）の一方の入力に供給されると共に、この加算器（４
３）の出力がレジスタ（４４）を介して加算器（４３）
の他方の入力に供給される。
複数の係数に分割し、これらをそれぞれ入力データと乗
算し、その積を加算して全体の積を得るようにしていた
。すなわち第４図において、ＦＲＡ（３１）からのデー
タと、係数メモリ （４１）からの１未満の係数とが乗
算５（４２）に供給される。そしてこの積が加算！（４
３）の一方の入力に供給されると共に、この加算器（４
３）の出力がレジスタ（４４）を介して加算器（４３）
の他方の入力に供給される。
この回路において、入力データをＸとして、まず係数が
ａ（１，ａｌ＜１）のときの演算処理は、第１のステッ
プで入力データＸと係数ａとが乗算器（４２）に供給さ
れ、第２のステップでこの積（ａ ｘ）が乗算器（４２
）の出力レジスタ部に取出され、第３のステップで債が
加算器（４３）を通じて取出される。従って係数の絶対
値が１未満のときは、３ステツプで積が得られる。
ａ（１，ａｌ＜１）のときの演算処理は、第１のステッ
プで入力データＸと係数ａとが乗算器（４２）に供給さ
れ、第２のステップでこの積（ａ ｘ）が乗算器（４２
）の出力レジスタ部に取出され、第３のステップで債が
加算器（４３）を通じて取出される。従って係数の絶対
値が１未満のときは、３ステツプで積が得られる。
これに対して係数の絶対値が１以上２未満のときは、係
数を（ａ＋ｂ：ｌａｌ、ｌｂｌ＜ｌ）として演算を行い
、このときは、第１のステップで入力データＸと係数ａ
が乗算器（４２）に供給され、第２のステップでこのｆ
ｆ１（ａｘ）が出力レジスタ部に取出されると同時に入
力データＸと係数すが乗算器（４２）に供給され、第３
のステップで出力レジスタ部の（ａｘ）が加算器（４３
ンをｉｉｌしてレジスタ（４４）に供給されると同時に
！（ｂＸ）が出力レジスタ部に取出され、第４のステッ
プで出力レジスタ部の（ｂ ｘ）とレジスタ（４４）の
（ａ Ｘ）が加算器（４３）で加算されて（ａ＋ｂ）Ｘ
が取出される。従って係数の絶対値が１以上２未満のと
きは積を得るまでに４ステツプ必要になり、係数の絶対
値が１未満のときに比べて１ステップ分多くの時間が必
要となる。
数を（ａ＋ｂ：ｌａｌ、ｌｂｌ＜ｌ）として演算を行い
、このときは、第１のステップで入力データＸと係数ａ
が乗算器（４２）に供給され、第２のステップでこのｆ
ｆ１（ａｘ）が出力レジスタ部に取出されると同時に入
力データＸと係数すが乗算器（４２）に供給され、第３
のステップで出力レジスタ部の（ａｘ）が加算器（４３
ンをｉｉｌしてレジスタ（４４）に供給されると同時に
！（ｂＸ）が出力レジスタ部に取出され、第４のステッ
プで出力レジスタ部の（ｂ ｘ）とレジスタ（４４）の
（ａ Ｘ）が加算器（４３）で加算されて（ａ＋ｂ）Ｘ
が取出される。従って係数の絶対値が１以上２未満のと
きは積を得るまでに４ステツプ必要になり、係数の絶対
値が１未満のときに比べて１ステップ分多くの時間が必
要となる。
さらに係数の絶対値が２以上３未満のときは、積を得る
までに５ステツプ必要となる。
までに５ステツプ必要となる。
ここで同種の演算についてその内容によって処理時間が
異なる場合には、その最長のものに合わせて処理プログ
ラムを作るために無駄時間が多くなる。あるいは処理時
間の変動を考慮して処理プログラムを作ることは容易で
はない、なお上述の１ステップの時間は極めて短いもの
である。しかしながら画像処理等ではこのような演算が
膨大な回数行われることになり、その場合にはこの短時
間が累積して大きな遅延時間となってしまうおそれがあ
る。
異なる場合には、その最長のものに合わせて処理プログ
ラムを作るために無駄時間が多くなる。あるいは処理時
間の変動を考慮して処理プログラムを作ることは容易で
はない、なお上述の１ステップの時間は極めて短いもの
である。しかしながら画像処理等ではこのような演算が
膨大な回数行われることになり、その場合にはこの短時
間が累積して大きな遅延時間となってしまうおそれがあ
る。
以上述べたように従来の技術では、絶対値が１以上の係
数の乗算を行う場合に演算処理ステップが多く必要とな
り、これによって大きな遅延時間が発生するおそれがあ
るなどの問題点があった。
数の乗算を行う場合に演算処理ステップが多く必要とな
り、これによって大きな遅延時間が発生するおそれがあ
るなどの問題点があった。
本発明は、絶対値が１以下の２つの数値を乗算すること
のできる乗算器（２）を有し、上記２つの数値の一方が
１以上のときこの数値を整数及び１以下の部分（係数メ
モリ（１））に分割し、上記２つの数値の他方（ＦＲＡ
（３１） ） と上記１以下の部分とを上記乗算器
に供給し、この積（レジスタ（６））に上記乗算器をバ
イパス（選択器（３１）して得た上記他方の数値を加算
（加算器＋５）） ｔ、て上記２つの数値の積を得るよ
うにした演算処理装置である。
のできる乗算器（２）を有し、上記２つの数値の一方が
１以上のときこの数値を整数及び１以下の部分（係数メ
モリ（１））に分割し、上記２つの数値の他方（ＦＲＡ
（３１） ） と上記１以下の部分とを上記乗算器
に供給し、この積（レジスタ（６））に上記乗算器をバ
イパス（選択器（３１）して得た上記他方の数値を加算
（加算器＋５）） ｔ、て上記２つの数値の積を得るよ
うにした演算処理装置である。
これによれば、乗算器にバイパス通路を設けたことによ
って、絶対値が１以上の数値の乗算を極めて容易に行う
ことができる。
って、絶対値が１以上の数値の乗算を極めて容易に行う
ことができる。
第１図において、ＦＲＡ（３１）からのデータと、係数
メモ１月１）からの１未満の係数とが乗算器（２）に供
給され、この積が選択器（３）の第１の入力に供給され
ると共に、選択器（３）の第２の入力にはＦＲＡ（３１
）からのデータが直接供給され、さらに第３の入力には
ＦＲＡ（３１）からのデータがレジスタ（４）を介して
供給される。この選択器（３）で選択されたデータが加
算器（５）の一方の入力に供給されると共に、この加算
器（５）の出力がレジスタ（６）を介して加算器（５）
の他方の入力に供給される。
メモ１月１）からの１未満の係数とが乗算器（２）に供
給され、この積が選択器（３）の第１の入力に供給され
ると共に、選択器（３）の第２の入力にはＦＲＡ（３１
）からのデータが直接供給され、さらに第３の入力には
ＦＲＡ（３１）からのデータがレジスタ（４）を介して
供給される。この選択器（３）で選択されたデータが加
算器（５）の一方の入力に供給されると共に、この加算
器（５）の出力がレジスタ（６）を介して加算器（５）
の他方の入力に供給される。
この回路において、入力データをＸとして、まず係数が
ａ（ｌａｌ＜１）のときの演算処理は従来と略同様に、
第１のステップで入力データＸと係数ａとが乗算器（２
）に供給され、第２のステップでこのｆｆ１（ａｘ）が
乗算器（２）の出力レジスタ部に取出され、第３のステ
ップで積が選択器（３）、加算器（５）を通じて取出さ
れる。従って係数の絶対値が１未満のときは、３ステツ
プで積が得られる。
ａ（ｌａｌ＜１）のときの演算処理は従来と略同様に、
第１のステップで入力データＸと係数ａとが乗算器（２
）に供給され、第２のステップでこのｆｆ１（ａｘ）が
乗算器（２）の出力レジスタ部に取出され、第３のステ
ップで積が選択器（３）、加算器（５）を通じて取出さ
れる。従って係数の絶対値が１未満のときは、３ステツ
プで積が得られる。
これに対して係数の絶対値が１以上２未満のときは、係
数を（ａ＋ｌ ： ｌａ ｌ＜１）として演算を行い、
このときは、第１のステップで入力データＸと係数ａが
乗算器（２）に供給されると同時に入力データＸがレジ
スタ（４）に供給され、第２のステップで！（ａＸ）が
乗算器（２）の出力レジスタ部に取出されると同時にレ
ジスタ（４）からの入力データＸが選択器（３）、加算
器（５）を通じてレジスタ（６）に供給され、第３のス
テップで出力レジスタ部の（ａ ｘ）とレジスタ（６）
のＸが加算器（５）で加算されて（１＋ａ）ｘが取出さ
れる。従って係数の絶対値が１以上２未満のときも積は
３ステツプで得られる。
数を（ａ＋ｌ ： ｌａ ｌ＜１）として演算を行い、
このときは、第１のステップで入力データＸと係数ａが
乗算器（２）に供給されると同時に入力データＸがレジ
スタ（４）に供給され、第２のステップで！（ａＸ）が
乗算器（２）の出力レジスタ部に取出されると同時にレ
ジスタ（４）からの入力データＸが選択器（３）、加算
器（５）を通じてレジスタ（６）に供給され、第３のス
テップで出力レジスタ部の（ａ ｘ）とレジスタ（６）
のＸが加算器（５）で加算されて（１＋ａ）ｘが取出さ
れる。従って係数の絶対値が１以上２未満のときも積は
３ステツプで得られる。
さらに係数の絶対値が２以上３未満のときは、係数を（
ａ＋２ ： ｌ ａ Ｉ＜１）として演算を行い、この
ときは、第１のステップで入力データＸと係数ａが乗算
器（２）に供給されると同時に入力データＸがレジスタ
（４）及び選択器（３）、加算器（５）を通じてレジス
タ（６）に供給され、第２のステップで積（ａｘ）が乗
算器（２）の出力レジスタ部に取出されると同時にレジ
スタ（４１及び（６）からの入力データが加算器（５）
で加算された和（２ｘ）がレジスタ（６）に供給され、
第３のステップで出力レジスタ部の（ａ Ｘ）とレジス
タ（６）の（２ｘ）が加算器（５）で加算されて（２＋
ａ）ｘが取出される。従って係数の絶対値が２以上３未
満のときも積は３ステツプで得られる。
ａ＋２ ： ｌ ａ Ｉ＜１）として演算を行い、この
ときは、第１のステップで入力データＸと係数ａが乗算
器（２）に供給されると同時に入力データＸがレジスタ
（４）及び選択器（３）、加算器（５）を通じてレジス
タ（６）に供給され、第２のステップで積（ａｘ）が乗
算器（２）の出力レジスタ部に取出されると同時にレジ
スタ（４１及び（６）からの入力データが加算器（５）
で加算された和（２ｘ）がレジスタ（６）に供給され、
第３のステップで出力レジスタ部の（ａ Ｘ）とレジス
タ（６）の（２ｘ）が加算器（５）で加算されて（２＋
ａ）ｘが取出される。従って係数の絶対値が２以上３未
満のときも積は３ステツプで得られる。
こうして入力データと係数の乗算が行われるわけである
が、上述の装置によれば、係数の絶対値が１以上３未満
のときも積を３ステツプ（入力に１ステツプ、処理に２
ステツプ）で得ることができ、従って無駄な遅延時間等
を設ける必要もなく演算処理時間を大幅に短縮すること
ができる。また処理プログラムの作成も極めて容易に行
うことができる。
が、上述の装置によれば、係数の絶対値が１以上３未満
のときも積を３ステツプ（入力に１ステツプ、処理に２
ステツプ）で得ることができ、従って無駄な遅延時間等
を設ける必要もなく演算処理時間を大幅に短縮すること
ができる。また処理プログラムの作成も極めて容易に行
うことができる。
なお上述の装置で、係数が１のときの演算処理は、第１
のステップＦＲＡ（３１）からの入力データＸを選択器
（３）、加算器（５）を通じて直接取出すことができ、
従来乗算器を通す場合には、係数を例えば（０，５＋０
．５）と置いて演算したのに比べて大幅に処理時間を短
縮できる。
のステップＦＲＡ（３１）からの入力データＸを選択器
（３）、加算器（５）を通じて直接取出すことができ、
従来乗算器を通す場合には、係数を例えば（０，５＋０
．５）と置いて演算したのに比べて大幅に処理時間を短
縮できる。
また上述の装置で、係数の絶対値が２未満に限定できる
ときは、第２図に示すようにレジスタ（４）を省略する
ことができる。そしてこの場合に、乗算器（２）の出力
レジスタ部をプログラム的にトランスペアレントとする
ことにより、乗算器（２）からの積は第２のステップで
直接加算器（５）に供給することができ、演算を２ステ
ツプ（入力に１ステツプ、処理に１ステツプ）で行うこ
ともできる。
ときは、第２図に示すようにレジスタ（４）を省略する
ことができる。そしてこの場合に、乗算器（２）の出力
レジスタ部をプログラム的にトランスペアレントとする
ことにより、乗算器（２）からの積は第２のステップで
直接加算器（５）に供給することができ、演算を２ステ
ツプ（入力に１ステツプ、処理に１ステツプ）で行うこ
ともできる。
さらに第３図に上述の装置を従来技術で述べたディジタ
ル信号処理装置のＰＩＦ系（２４）の演算部（３２）
（３３）に通用した場合の具体例を示す。
ル信号処理装置のＰＩＦ系（２４）の演算部（３２）
（３３）に通用した場合の具体例を示す。
すなわち図において、ＰＩＦの演算部はＡパート、Ｂパ
ートの２系統から成っている。２系統はそれぞれ係数メ
モリ、ワークメモリ、乗算器、ＡＬＵ、レジスタから成
り信号処理、画像処理を行うために必要な基本的演算を
効率よく処理できるように設計しである。
ートの２系統から成っている。２系統はそれぞれ係数メ
モリ、ワークメモリ、乗算器、ＡＬＵ、レジスタから成
り信号処理、画像処理を行うために必要な基本的演算を
効率よく処理できるように設計しである。
係数メモリＡ ＣＭ、Ｂ ＣＭはそれぞれ１０２４Ｘ
１６ｂｉｔで、ＴＣ系（２７）からＰＩＦのプログラム
・チェンジ部（３６）を経てメモリの内容を入換えるこ
とができる。しかし、ＰＩＦ側からは読み出すことしか
できない。係数メモリは処理に必要な係数などをしまう
のに使われる。例えば、ディジタル・フィルタの係数と
か、ＦＦＴのｓｉｎ ＋ ｃｏｓ値など、Ａ ＣＭとＢ
ＣＭのアドレスは共通である。しかし、Ａ ＣＭ、Ｂ
ＧＭの内容は独立にＴＣ側から入力できるので問題な
い、ＡＣＭからの出力はＡＩ ＭｔｌＸ、又はＡＩ Ｒ
ＥＧのいずれかに入る。Ｂ ＧＭからの出力もＢＩ Ｍ
ＵＸ、又はＢＩ ＲＥＧのいずれかに入る。Ａｔ ＲＥ
ＧとＢＩ ＲＥＧの内容は次のＣＬＫでそれぞれの出力
側に出る。
１６ｂｉｔで、ＴＣ系（２７）からＰＩＦのプログラム
・チェンジ部（３６）を経てメモリの内容を入換えるこ
とができる。しかし、ＰＩＦ側からは読み出すことしか
できない。係数メモリは処理に必要な係数などをしまう
のに使われる。例えば、ディジタル・フィルタの係数と
か、ＦＦＴのｓｉｎ ＋ ｃｏｓ値など、Ａ ＣＭとＢ
ＣＭのアドレスは共通である。しかし、Ａ ＣＭ、Ｂ
ＧＭの内容は独立にＴＣ側から入力できるので問題な
い、ＡＣＭからの出力はＡＩ ＭｔｌＸ、又はＡＩ Ｒ
ＥＧのいずれかに入る。Ｂ ＧＭからの出力もＢＩ Ｍ
ＵＸ、又はＢＩ ＲＥＧのいずれかに入る。Ａｔ ＲＥ
ＧとＢＩ ＲＥＧの内容は次のＣＬＫでそれぞれの出力
側に出る。
乗算器Ａ ＭＰＹ 、 Ｂ ＭＰＹは１６ｂｉｔ Ｘ
１６ｂｉｔパラレル乗算器である。八ＭＰＹの入力Ｘに
はＡＩ ＭＵＸで選択されたＡ ＣＭの出力値か、Ａ
ＡＬＵの出力値が、入力ＹにはＡ２ ＭＵＸで選択され
たＡＩ ＲＥＧ、 ＰＬ ＲＥＧ、Ａ６ ＲＥＧ、 Ｂ
７ ＲＥＧ、 Ｆ ＲＡの出力値の１つが、それぞれ入
力する。 ＰＬ ＲＥＧはマイクロプログラム中のＰＬ
値をしまうレジスタである。Ａ６ ＲＵＧ、 ８７ Ｒ
ＥＧはそれぞれワークメモリＡ ＴＭ、 Ｂ ＴＭの出
力をしまうレジスタである。 ＦＲＡ （３１）はＰＩ
Ｆ外の別のプロセッサ（ＰＶＰ系（２５）ＴＣ系（２７
））にコントロールされる構造可変のシフトレジスタ群
で、ＰＩＦの外部入力ポートである。構造は処理に応じ
変えられ、必要に応じシフトすることができる。乗算器
の出力は３２ｂｉｔでＭ Ｓ ８１６ｂｉｔ 。
１６ｂｉｔパラレル乗算器である。八ＭＰＹの入力Ｘに
はＡＩ ＭＵＸで選択されたＡ ＣＭの出力値か、Ａ
ＡＬＵの出力値が、入力ＹにはＡ２ ＭＵＸで選択され
たＡＩ ＲＥＧ、 ＰＬ ＲＥＧ、Ａ６ ＲＥＧ、 Ｂ
７ ＲＥＧ、 Ｆ ＲＡの出力値の１つが、それぞれ入
力する。 ＰＬ ＲＥＧはマイクロプログラム中のＰＬ
値をしまうレジスタである。Ａ６ ＲＵＧ、 ８７ Ｒ
ＥＧはそれぞれワークメモリＡ ＴＭ、 Ｂ ＴＭの出
力をしまうレジスタである。 ＦＲＡ （３１）はＰＩ
Ｆ外の別のプロセッサ（ＰＶＰ系（２５）ＴＣ系（２７
））にコントロールされる構造可変のシフトレジスタ群
で、ＰＩＦの外部入力ポートである。構造は処理に応じ
変えられ、必要に応じシフトすることができる。乗算器
の出力は３２ｂｉｔでＭ Ｓ ８１６ｂｉｔ 。
Ｌ Ｓ Ｂ １６ｂｉｔを別のサイクルで取出すことが
できる。 Ｌ Ｓ ８１６ｂｉｔを入力Ｙから取出すこ
ともてきる。ＡＩ ＲＥＧはＡ Ｃ？Ｉの内容を２乗し
たり、異なる内容同士を掛算することができるように用
窓した。
できる。 Ｌ Ｓ ８１６ｂｉｔを入力Ｙから取出すこ
ともてきる。ＡＩ ＲＥＧはＡ Ｃ？Ｉの内容を２乗し
たり、異なる内容同士を掛算することができるように用
窓した。
ＢバートもＢ２ ？ＩＵＸでＰＬ ＲＥＧの出力値を選
択できない以外は全く同じである。ＦＲＡは２ボートな
のでＡパート、Ｂパートから同時に同じデータを読み出
すことができる。
択できない以外は全く同じである。ＦＲＡは２ボートな
のでＡパート、Ｂパートから同時に同じデータを読み出
すことができる。
Ａ ＡＬＩＪとＢ ＡＬｔｌは１６ｂｉｔの論理演算回
路で加減算や論理和、論理積などの論理演算を行える。
路で加減算や論理和、論理積などの論理演算を行える。
Ａ ＡＬＵの入力はＡ ＭＰＹの出力、Ａ２ ＭＵＸ（
７）選択出力、Ａ２ ＲＥＧの出力、Ａ３ ＲＥＧの出
力のうちの１つである。
７）選択出力、Ａ２ ＲＥＧの出力、Ａ３ ＲＥＧの出
力のうちの１つである。
Ｂ ＡＬＵ （７）入力もＢ ＭＰＹ （７）出力、Ｂ
２ ＭＵＸノ選択出力、Ｂ２ ＲＥＧの出力、８３ Ｒ
ＥＧの出力のうち１つである。
２ ＭＵＸノ選択出力、Ｂ２ ＲＥＧの出力、８３ Ｒ
ＥＧの出力のうち１つである。
ＭＵＸの選択は正確にはいづれか１つ、あるいは全く選
択せずの何れかである。Ａ２ ＲＥＧとＢ２ ＲＥＧは
Ａ ？ＴＰＹとＢ ＭＰＹのそれぞれが１以上の入力デ
ータの掛算ができないため用窓した。すなわち、いま係
数１．５をＦＲＡからの入力データに掛ける場合、乗算
器では０．５と入力の掛算を行い、同時にデータをＡ２
ＲＥＧあるいはＢ２ ＲＥＧに迂回させることにより
、１以上の係数の掛算を行える。 Ａ３ ＲＥＧと８３
１？ＥＧはＡパートとＢパートを結ぶ重要なバスである
。
択せずの何れかである。Ａ２ ＲＥＧとＢ２ ＲＥＧは
Ａ ？ＴＰＹとＢ ＭＰＹのそれぞれが１以上の入力デ
ータの掛算ができないため用窓した。すなわち、いま係
数１．５をＦＲＡからの入力データに掛ける場合、乗算
器では０．５と入力の掛算を行い、同時にデータをＡ２
ＲＥＧあるいはＢ２ ＲＥＧに迂回させることにより
、１以上の係数の掛算を行える。 Ａ３ ＲＥＧと８３
１？ＥＧはＡパートとＢパートを結ぶ重要なバスである
。
たとえばディジタルフィルタの積和演算をＡ、 ８両
パートに分は処理し、最後に１つにまとめる時用いる。
パートに分は処理し、最後に１つにまとめる時用いる。
Ａ ＡＬｔｌ １７）出力はＡ４ ＭＵＸ、 ＡＩ Ｍ
ＩＩＸＳＢ３ ＲＥＧニ行（。Ｂ ＡＬＵ （７）出力
はＢ４ ＭＵＸ、 ＢＩ ＭυＸ５Ａ３ ＲＥＧに行＜
、 Ａ４ Ｍ［ＩＸテＡ ＡＬＵ 、 ＩＮ ＲＥＧ
、 Ｆ ＲＡ（７）出力を選択する。
ＩＩＸＳＢ３ ＲＥＧニ行（。Ｂ ＡＬＵ （７）出力
はＢ４ ＭＵＸ、 ＢＩ ＭυＸ５Ａ３ ＲＥＧに行＜
、 Ａ４ Ｍ［ＩＸテＡ ＡＬＵ 、 ＩＮ ＲＥＧ
、 Ｆ ＲＡ（７）出力を選択する。
ＩＮ ＲＵＧは外部入力ポートの１つである。Ａ４ Ｍ
ＵＸで選択された出力はＡ４ ＲＵＧＳＯｔｌＴＩ Ｒ
ＵＧ、 ＱｔｌＴ２ ＲＥＧ及びＢ４ ＭＩＸに行＜
、 Ａ４ ＲＥＧは主としてワークメモリＡ ＴＨの入
力をしまうのに用いる。０ＵＴＩ ＲＥＧと０ＵＴ２
ＲＥＧはＰＩＰの出力ポートである。これらには独立に
データをセットできるようコントロールさレテイる。Ｂ
４ ＭｔｌＸはＢ ＡＬＵ 、 Ａ４ ＭＩＪＸ、 Ｃ
ＡＬＵ Ｉニア）出力を選択する。
ＵＸで選択された出力はＡ４ ＲＵＧＳＯｔｌＴＩ Ｒ
ＵＧ、 ＱｔｌＴ２ ＲＥＧ及びＢ４ ＭＩＸに行＜
、 Ａ４ ＲＥＧは主としてワークメモリＡ ＴＨの入
力をしまうのに用いる。０ＵＴＩ ＲＥＧと０ＵＴ２
ＲＥＧはＰＩＰの出力ポートである。これらには独立に
データをセットできるようコントロールさレテイる。Ｂ
４ ＭｔｌＸはＢ ＡＬＵ 、 Ａ４ ＭＩＪＸ、 Ｃ
ＡＬＵ Ｉニア）出力を選択する。
Ａ４ ＲＥＧとＡ５ ＲＥＧの出力は選択され、Ａ Ｔ
ｌ’１ＳＡ６ ＲＥＧ。
ｌ’１ＳＡ６ ＲＥＧ。
Ａ７ ＲＥＧにしまわれる。もちろん、３つの中のいず
れかにしまってもよい。Ａ ＴＭの入出力は双方向で、
＾ＴＭから出力する場合はＡ４ ＲＥＧ、Ａ５ ＲＥＧ
の出力は選択されず、Ａ ＴＭの出力はＡ５ ＲＵＧ、
八６ ＲＥＧ、 Ａ７ ＲＥＧにしまわれる。 Ａ５
ＲＥＧはＡ Ｔ′Ａのアドレス内容をずらす時役立つ。
れかにしまってもよい。Ａ ＴＭの入出力は双方向で、
＾ＴＭから出力する場合はＡ４ ＲＥＧ、Ａ５ ＲＥＧ
の出力は選択されず、Ａ ＴＭの出力はＡ５ ＲＵＧ、
八６ ＲＥＧ、 Ａ７ ＲＥＧにしまわれる。 Ａ５
ＲＥＧはＡ Ｔ′Ａのアドレス内容をずらす時役立つ。
具体的にはディジタル・フィルタの遅延処理を効率的に
行える。Ａ７ ＲＥＧはＡバートのデータをＢバートに
送るためのレジスタである。
行える。Ａ７ ＲＥＧはＡバートのデータをＢバートに
送るためのレジスタである。
Ａ７ ＲＵＧ（７）出力はＢバー） ｆ７） Ｂ２ ？
ＩＵＸニ行＜、Ａパートでデータを２乗し、そのデータ
にＢバートである値を掛けるシェーディング処理に有効
である。
ＩＵＸニ行＜、Ａパートでデータを２乗し、そのデータ
にＢバートである値を掛けるシェーディング処理に有効
である。
Ｂバートも同様なので省略する。
ＣＡＬＵは演算部と制御部との中間に位置する。
Ａ３ ＭＵＸで選択されたデータはＣＡＬＵに入力され
、ＣＡＬＩＩで演算された値はＣＭ ＲＥＧ、 ＴＭ
ＲＵＧ、 ＶＥＣＴ ＲＥＧ。
、ＣＡＬＩＩで演算された値はＣＭ ＲＥＧ、 ＴＭ
ＲＵＧ、 ＶＥＣＴ ＲＥＧ。
Ｂ４ ＭＵＸニ送られる。 ＣＡＬｔｌは、Ａ ＡＬＵ
、 Ｂ ＡＬＵと同じ演算機能を持つ。ＣＭ ＲＥＧ
は係数メモリＡＣ爪Ｂ ＧＭのアドレスをしまうレジス
タである。ＴＭ ＲＥＧはワークメモリＡ ＴＭ、Ｂ
ＴＭのアドレスをしまうレジスタである。ＶＥＣＴ Ｒ
ＥＧは制御部のプログラムコントローラ（ＰＲＧＣＮＴ
）で使う、プログラムのループ回数やジャンプ先を示す
値をしまうレジスタである。８４ ＭＩＸへのパスによ
り、ＣＡＬＵの演算結果を処理部に戻すことができる。
、 Ｂ ＡＬＵと同じ演算機能を持つ。ＣＭ ＲＥＧ
は係数メモリＡＣ爪Ｂ ＧＭのアドレスをしまうレジス
タである。ＴＭ ＲＥＧはワークメモリＡ ＴＭ、Ｂ
ＴＭのアドレスをしまうレジスタである。ＶＥＣＴ Ｒ
ＥＧは制御部のプログラムコントローラ（ＰＲＧＣＮＴ
）で使う、プログラムのループ回数やジャンプ先を示す
値をしまうレジスタである。８４ ＭＩＸへのパスによ
り、ＣＡＬＵの演算結果を処理部に戻すことができる。
これによりＣＡＬＵをＡ ＡＬ［Ｊ 、 Ｂ ＡＬＵの
補助として使うこともできる。
補助として使うこともできる。
ＣＭ ＲＥＧ、 ＴＭ ｉ？ＥＣにより処理部のデータ
を係数メモリやワークメモリのアドレスとして使えるの
でルフクアソブテーブル処理に役立つ。ＦＦＴ処理を使
う場合、バタフライ６ＷをＡ ＭＰＹ 、 Ａ ＡＬＵ
、Ｂ ＭＰＹ 、 Ｂ ＡＬＵなどを使って行い、デー
タのあるＡ ＴＭ、Ｂ ＴＨのアドレスと係数（ｓｉｎ
、 ｃｏｓ ）のあるＡ ＣＭ、 Ｂ ＧＭのアドレ
スをＣＡＬＵを使って計算する。バラフライ演算を行う
時、実数部をＡバートで、虚数部をＢバートで処理する
。同時に実数部、虚数部の演算を行えるので、データと
係数のアドレスシング処理の負担を軽減できる。全体の
処理効果を高め、高速化できる。これは処理部がＡバー
トとＢバートの２系統ある効果である。Ｔ？！ ＲＥＧ
、ＣＭ ＲＥＧは４つのレジスタから成り、ＣＡＬＵで
同じアドレスを何回も計算する必要がなく、ＣＡＬｔｌ
の効率を高めている。
を係数メモリやワークメモリのアドレスとして使えるの
でルフクアソブテーブル処理に役立つ。ＦＦＴ処理を使
う場合、バタフライ６ＷをＡ ＭＰＹ 、 Ａ ＡＬＵ
、Ｂ ＭＰＹ 、 Ｂ ＡＬＵなどを使って行い、デー
タのあるＡ ＴＭ、Ｂ ＴＨのアドレスと係数（ｓｉｎ
、 ｃｏｓ ）のあるＡ ＣＭ、 Ｂ ＧＭのアドレ
スをＣＡＬＵを使って計算する。バラフライ演算を行う
時、実数部をＡバートで、虚数部をＢバートで処理する
。同時に実数部、虚数部の演算を行えるので、データと
係数のアドレスシング処理の負担を軽減できる。全体の
処理効果を高め、高速化できる。これは処理部がＡバー
トとＢバートの２系統ある効果である。Ｔ？！ ＲＥＧ
、ＣＭ ＲＥＧは４つのレジスタから成り、ＣＡＬＵで
同じアドレスを何回も計算する必要がなく、ＣＡＬｔｌ
の効率を高めている。
なお、この例では具体的な回路基板の大きさ等の物理的
な制約によってＡ、Ｂバートがアンバランスになってい
るが、これらは左右対称に回路を構成してもよい。
な制約によってＡ、Ｂバートがアンバランスになってい
るが、これらは左右対称に回路を構成してもよい。
この発明によれば、乗算器にバイパス通路を設けたこと
によって、絶対値が１以上の数値の乗算を極めて容易に
行うことができるようになった。
によって、絶対値が１以上の数値の乗算を極めて容易に
行うことができるようになった。
第１図は本発明の一例の構成図、第２図は他の例の構成
図、第３図はＰＩＰ系に通用した場合の全体の構成図、
第４図〜第６図は従来の技術の説明のための図である。 （１）は係数メモリ、（２）は乗算器、（３）は選択器
、（４）（６）はレジスタ、（５ンは加算器、（３Ｉ）
は入力レジスタ（ＦＲＡ）である。
図、第３図はＰＩＰ系に通用した場合の全体の構成図、
第４図〜第６図は従来の技術の説明のための図である。 （１）は係数メモリ、（２）は乗算器、（３）は選択器
、（４）（６）はレジスタ、（５ンは加算器、（３Ｉ）
は入力レジスタ（ＦＲＡ）である。
Claims (1)
- 【特許請求の範囲】 絶対値が１以下の２つの数値を乗算することのできる乗
算器を有し、 上記２つの数値の一方が１以上のときこの数値を整数及
び１以下の部分に分割し、 上記２つの数値の他方と上記１以下の部分とを上記乗算
器に供給し、 この積に上記乗算器をバイパスして得た上記他方の数値
を加算して上記２つの数値の積を得るようにした演算処
理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100036A JPS62256129A (ja) | 1986-04-30 | 1986-04-30 | 演算処理装置 |
| CA000535863A CA1270954A (en) | 1986-04-30 | 1987-04-29 | Apparatus for arithmetic processing |
| EP19870106323 EP0247383A3 (en) | 1986-04-30 | 1987-04-30 | Apparatus for arithmetic processing |
| US07/043,749 US4891779A (en) | 1986-04-30 | 1987-04-30 | Apparatus for arithmetic processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100036A JPS62256129A (ja) | 1986-04-30 | 1986-04-30 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256129A true JPS62256129A (ja) | 1987-11-07 |
Family
ID=14263299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100036A Pending JPS62256129A (ja) | 1986-04-30 | 1986-04-30 | 演算処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4891779A (ja) |
| EP (1) | EP0247383A3 (ja) |
| JP (1) | JPS62256129A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179531A (en) * | 1990-04-27 | 1993-01-12 | Pioneer Electronic Corporation | Accelerated digital signal processor |
| GB2243469B (en) * | 1990-04-27 | 1993-10-20 | Pioneer Electronic Corp | Digital signal processor |
| US5177698A (en) * | 1990-07-09 | 1993-01-05 | Eastman Kodak Company | Selectable power of two coefficient signal combining circuit |
| JP2816624B2 (ja) * | 1991-04-01 | 1998-10-27 | モトローラ・インコーポレイテッド | ２乗演算を実行する速度改良型データ処理システム及びその方法 |
| US5128890A (en) * | 1991-05-06 | 1992-07-07 | Motorola, Inc. | Apparatus for performing multiplications with reduced power and a method therefor |
| US5225779A (en) * | 1991-08-28 | 1993-07-06 | Ihc Hospitals, Inc. | Hybrid magnetic aresonance spatial and velocity imaging |
| US5245562A (en) * | 1991-09-17 | 1993-09-14 | The Johns Hopkins University | Accumulating arithmetic memory integrated circuit |
| US5195052A (en) * | 1991-12-13 | 1993-03-16 | International Business Machines Corporation | Circuit and method for performing integer power operations |
| US5787029A (en) * | 1994-12-19 | 1998-07-28 | Crystal Semiconductor Corp. | Ultra low power multiplier |
| US6427159B1 (en) * | 1999-08-03 | 2002-07-30 | Koninklijke Philips Electronics N.V. | Arithmetic unit, digital signal processor, method of scheduling multiplication in an arithmetic unit, method of selectively delaying adding and method of selectively adding during a first or second clock cycle |
| US7010558B2 (en) * | 2001-04-19 | 2006-03-07 | Arc International | Data processor with enhanced instruction execution and method |
| US7461115B2 (en) | 2002-05-01 | 2008-12-02 | Sun Microsystems, Inc. | Modular multiplier |
| US8194855B2 (en) * | 2003-06-30 | 2012-06-05 | Oracle America, Inc. | Method and apparatus for implementing processor instructions for accelerating public-key cryptography |
| US8356185B2 (en) | 2009-10-08 | 2013-01-15 | Oracle America, Inc. | Apparatus and method for local operand bypassing for cryptographic instructions |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3535498A (en) * | 1967-05-02 | 1970-10-20 | Detrex Chem Ind | Matrix of binary add-subtract arithmetic units with bypass control |
| US4041296A (en) * | 1975-12-03 | 1977-08-09 | International Business Machines Incorp. | High-speed digital multiply-by-device |
| US4271483A (en) * | 1977-08-04 | 1981-06-02 | Independent Broadcasting Authority | Delay circuits |
| US4298951A (en) * | 1979-11-30 | 1981-11-03 | Bunker Ramo Corporation | Nth Root processing apparatus |
| US4467444A (en) * | 1980-08-01 | 1984-08-21 | Advanced Micro Devices, Inc. | Processor unit for microcomputer systems |
| US4507676A (en) * | 1982-10-28 | 1985-03-26 | Rca Corporation | Digital matrixing system |
| JPH061438B2 (ja) * | 1984-04-26 | 1994-01-05 | 日本電気株式会社 | 倍精度乗算器 |
| US4682302A (en) * | 1984-12-14 | 1987-07-21 | Motorola, Inc. | Logarithmic arithmetic logic unit |
| US4720871A (en) * | 1986-06-13 | 1988-01-19 | Hughes Aircraft Company | Digital image convolution processor method and apparatus |
-
1986
- 1986-04-30 JP JP61100036A patent/JPS62256129A/ja active Pending
-
1987
- 1987-04-30 EP EP19870106323 patent/EP0247383A3/en not_active Withdrawn
- 1987-04-30 US US07/043,749 patent/US4891779A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0247383A2 (en) | 1987-12-02 |
| EP0247383A3 (en) | 1991-01-23 |
| US4891779A (en) | 1990-01-02 |
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