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JPS62254507A - Amplifier circuit - Google Patents

Amplifier circuit

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Publication number
JPS62254507A
JPS62254507A JP61096753A JP9675386A JPS62254507A JP S62254507 A JPS62254507 A JP S62254507A JP 61096753 A JP61096753 A JP 61096753A JP 9675386 A JP9675386 A JP 9675386A JP S62254507 A JPS62254507 A JP S62254507A
Authority
JP
Japan
Prior art keywords
circuit
transistor
potential
current
variation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61096753A
Other languages
Japanese (ja)
Other versions
JPH0732333B2 (en
Inventor
Toshio Murakami
敏夫 村上
Koichi Ono
小野 公一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61096753A priority Critical patent/JPH0732333B2/en
Publication of JPS62254507A publication Critical patent/JPS62254507A/en
Publication of JPH0732333B2 publication Critical patent/JPH0732333B2/en
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Abstract

PURPOSE:To decrease the variation of an output DC potential by inserting a resistor in series with a base of a specific transistor (TR). CONSTITUTION:A resistor R11 is inserted in series with a base of a TR Q8. The inserted resistor R11 produces a potential difference between a bias potential VB2 and the base of the TR Q8 when a common base current amplification factor of an NPN TR is small. The potential difference acts like decreasing collector currents of TRs Q8, Q9, Q10 thereby finally decreasing the output DC potential V2, then the variation of the voltage V2 is corrected. Since the variation of the DC potential at the output terminal due to the variation of the common base current amplification factor of the NPN TR is decreased, the variation in the dynamic range of the output signal of the amplifier circuit is decreased. Even when the circuit of the next stage is coupled in terms of DC, the variation in the operating point is decreased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流源を含むトランジスタ差動増幅回路に係
り、特にNPN トランジスタの電流増幅率のばらつき
による出力直流電位のばらつきを小さくする回路に関す
る。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a transistor differential amplifier circuit including a constant current source, and more particularly to a circuit that reduces variations in output DC potential due to variations in the current amplification factor of NPN transistors. .

〔従来の技術〕[Conventional technology]

従来、集積回路における増幅回路として特開昭59−1
25107号に記載の方法がしばしば用いられてきた。
Conventionally, as an amplifier circuit in an integrated circuit, Japanese Patent Application Laid-Open No. 59-1
The method described in No. 25107 has often been used.

第2図はその従来例の定電流源をカレントミラー回路に
置き換えた実用的な回路であり、3は電源電圧供給端子
、4〜6はバイアス電圧源7は利得制御電圧源である。
FIG. 2 shows a practical circuit in which the conventional constant current source is replaced with a current mirror circuit, where 3 is a power supply voltage supply terminal, and 4 to 6 are bias voltage sources 7 are gain control voltage sources.

入力信号電圧は端子1,1′に加えられ、トランジスタ
Q、と抵抗R,およびバイアス電圧VB2から成る第1
の定電流源とトランジスタ(1−Qtおよび抵抗R1,
R,から成る差動回路の作用により信号電流に変換され
、トランジスタQ、を通ってトランジスタQsのコレク
タ電流になる。次にトランジスタQ、〜Q、。および抵
抗R6〜R3゜から成る第2の定電流源の出力であるト
ランジスタQroのコレクタ電流とトランジスタQ。
The input signal voltage is applied to terminals 1, 1', and a first circuit consisting of transistor Q, resistor R, and bias voltage VB2
constant current source and transistor (1-Qt and resistor R1,
The current is converted into a signal current by the action of the differential circuit consisting of R, and passes through the transistor Q to become the collector current of the transistor Qs. Next, transistors Q, ~Q,. and the collector current of transistor Qro, which is the output of the second constant current source consisting of resistors R6 to R3°, and transistor Q.

のコレクタ電流との差電流がダイオード3個から成る直
流レベルシフト回路8を通り、トランジスタQ?のコレ
クタに到る。ここで再び、トランジスタQ、と抵抗R1
から成る第3の定電流源の出力であるトランジスタQy
のコレクタ電流と、上記差電流との差がベース接地トラ
ンジスタQ6を通り、最後に抵抗R6により出力電圧に
変換され、端子2から取り出される。
The difference current between the collector current of Q? and the collector current of Q? reaches the collector. Here again, transistor Q and resistor R1
The transistor Qy which is the output of the third constant current source consisting of
The difference between the collector current and the difference current passes through the common-base transistor Q6, and is finally converted into an output voltage by the resistor R6, which is taken out from the terminal 2.

この回路はNPN トランジスタQs −Qt −Qs
  およびQ6を縦続接続しているにもかかわらず出力
端子2の直流電位を低く設定することができるため、低
電圧動作の集積回路で出力信号のダイナミックレンジを
大きくとりたい場合に特に有効な増幅回路である。
This circuit is an NPN transistor Qs -Qt -Qs
Although Q6 and Q6 are connected in cascade, the DC potential of output terminal 2 can be set low, making it an especially effective amplifier circuit when you want to widen the dynamic range of the output signal with a low-voltage integrated circuit. It is.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところが上記従来技術は、出力端子2の直流電位(以下
r、と呼ぶ)のばらつきが大きいという問題点があった
。第2図における無信号時のV、は以下のように計算で
きる。以下の弐においてトランジスタQ、 (B m 
1〜1o)のコレクタ、エミッタ。
However, the above-mentioned conventional technology has a problem in that the DC potential (hereinafter referred to as r) of the output terminal 2 varies greatly. V when there is no signal in FIG. 2 can be calculated as follows. In the following two, transistor Q, (B m
1 to 1o) collector and emitter.

ベース電流をそれぞれICn、 I、、 、 I、nで
表わし、電流の向ぎはNPN トランジスタQ1〜Q&
(DIcn。
The base currents are represented by ICn, I, , I, and n, respectively, and the directions of the currents are NPN transistors Q1 to Q&
(DIcn.

IBnおよびPNP トランジスタQ、〜Q、。のI、
r&ではトランジスタに流入する向きを正とし、その他
はトランジスタから流出する向ぎを正とする。pupト
ランジスタのベース・エミッタ間電圧およびベース接地
電流増幅率はすべて等しいものとし、それぞれi’xz
p 、α、と表わす。同様にNPN  トランジスタの
ベース・エミッタ間電圧およびベース接地電流増幅率を
それぞれV□、αとする。また利得制御電圧VCは負で
十分大きく、トランジスタQ4はカットオフの状態にな
っているものとする。このとき、 IC9” 189 +1810 ” Ice  °°−
−−−−:−−−−−−−−−−−−−(1)IC9−
αP I、、・・・・・・・・−・・・・・・・・・・
・・・・・開・・曲・・叩・(211C8−α1111
  ・・・・・・・・・・・−・・・・・・・・・・・
・曲・・開−・・・曲・T311B、=(1−αP )
 IK9曲叩・・1〜曲曲・・・・・・(4)IJ、。
IBn and PNP transistors Q, ~Q,. I,
For r&, the direction flowing into the transistor is positive, and for the others, the direction flowing out from the transistor is positive. It is assumed that the base-emitter voltage and common base current amplification factor of the pup transistor are all equal, and each i'xz
It is expressed as p and α. Similarly, let the base-emitter voltage and base-ground current amplification factor of the NPN transistor be V□ and α, respectively. Further, it is assumed that the gain control voltage VC is negative and sufficiently large, and the transistor Q4 is in a cut-off state. At this time, IC9” 189 +1810” Ice °°−
−−−−:−−−−−−−−−−−−(1) IC9−
αP I...
...open...song...hit...(211C8-α1111
・・・・・・・・・・・・-・・・・・・・・・・・・
・Song・・Open−・・Song・T311B, = (1-αP)
Hit 9 IK songs... 1 ~ Songs... (4) IJ.

=(1−αp>1g、。・−・・・・・・・・・・・・
・曲・・・(5)II!!10R10= II!9R9
°°°°°゛°“°“°°10°°°°0°°1a°1
0°°°0°0(6)IC7゜=αP/7110  ・
・・・・−・・・・・・・・・・・・・・・・・・・・
・・・・・・・叩・(7)111〜(7)式よりICI
Qとzga  との関係を求めると、RI−R1でしか
も無信号(入力端子1と1′が同電位)のときは したがって。
=(1-αp>1g, . . .
・Song...(5) II! ! 10R10=II! 9R9
°°°°°゛°“°“°°10°°°°0°°1a°1
0°°°0°0(6) IC7°=αP/7110 ・
・・・-・・・・・・・・・・・・・・・・・・・・・
・・・・・・・From equation (7) 111 to (7), ICI
When looking for the relationship between Q and zga, when RI-R1 and there is no signal (input terminals 1 and 1' are at the same potential), then.

次にトランジスタQ6のコレクタ電流IC6を求めると
、 IC6−aIE&=α(Ic、” Ics −1c+a
 )  −== al)IC7−α117の関係と(8
)式とα〔式を代入して、また、 V!−Vccx、 ’C&   ・・・・・・・−・・
・・・叩・・・・・叩曲・・・曲叩・・・・Ia3〜(
14式から% Vlは次のようになる。
Next, calculating the collector current IC6 of the transistor Q6, IC6-aIE&=α(Ic," Ics -1c+a
) -== al) IC7-α117 relationship and (8
) formula and α [by substituting the formula, we get V! -Vccx, 'C&・・・・・・・・・−・
...beat...beat...music...beat...Ia3~(
From formula 14, %Vl is as follows.

・・・・・・・・・(19 a!9式かられかるように、V、はトランジスタノベー
ス接地電流増幅率α2およびαに依存している。例えば
次のような定数の場合を考える。
・・・・・・・・・(19 a! As can be seen from equation 9, V depends on the transistor base ground current amplification factor α2 and α. For example, consider the case of the following constant .

このときのαとV、の関係をa!9式から求め、グラフ
にすると第3図のようになる。
The relationship between α and V at this time is a! It is calculated from Equation 9 and graphed as shown in Figure 3.

第3図から明らかなように、第2図の回路はNPN ト
ランジスタのベース接地電流増幅率αが小さくなると、
出力端子2の直流電位V、が上昇するため、出力信号の
ダイナミックレンジが減少したり、次段を直流結合する
場合には動作点が変わってしまうという問題点があった
As is clear from FIG. 3, when the common base current amplification factor α of the NPN transistor becomes smaller, the circuit of FIG.
Since the DC potential V at the output terminal 2 increases, there are problems in that the dynamic range of the output signal decreases, and when the next stage is DC coupled, the operating point changes.

本発明の目的は上記従来技術の欠点をなくシ。The object of the present invention is to eliminate the drawbacks of the above-mentioned prior art.

出力直流電位のばらつきの小さいトランジスタ増幅回路
を提供することにある。
An object of the present invention is to provide a transistor amplifier circuit with small variations in output DC potential.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は第2図におけるトランジスタQ、のベースに
直列に抵抗を挿入することKよって達成される。
The above object is achieved by inserting a resistor K in series with the base of the transistor Q in FIG.

〔作用〕[Effect]

上記挿入抵抗はNPN トランジスタのベース接地電流
増幅率が小さい場合にバイアス電位VB□とトランジス
タQ8のベースの間に電位差を生じさせる。
The insertion resistor generates a potential difference between the bias potential VB□ and the base of the transistor Q8 when the common base current amplification factor of the NPN transistor is small.

この電位差はトランジスタQa=Qe、Q+。のコレク
タ電流を小さくするように働き、結局、出力直流電位V
、を下げるように動作するので% V、のばらつきを補
正することができる。
This potential difference is the transistor Qa=Qe, Q+. works to reduce the collector current of V, and eventually the output DC potential V
, it is possible to correct variations in %V.

〔実施例〕〔Example〕

以下本発明の一実施例を第1図により説明する。 An embodiment of the present invention will be described below with reference to FIG.

第1図はトランジスタQ、のベースに直列に抵抗R11
を挿入されているところだけが第2図と異なる。
Figure 1 shows a resistor R11 in series with the base of the transistor Q.
The only difference from Figure 2 is that .

第1図においては VB2 188 R11VBII = IMB RB 
 °゛°°°゛°°°°°°°゛°°゛°°°゛°”°
aSIE8=C’−α) IMB  ・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・αDが成立するから、 その他の式は第2図の場合と全く同様であるから無信号
時の出力直流電位V、は次のようになる。
In Figure 1, VB2 188 R11VBII = IMB RB
°゛°°°゛°°°°°°°゛°°゛°°°゛°”°
aSIE8=C'-α) IMB ・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
Since αD holds true, and the other equations are exactly the same as in the case of FIG. 2, the output DC potential V when there is no signal is as follows.

V、 = Vcc−R6(VB2−VB、 )α!・・
・・・・・・・・・・a9 計算例として第3図の場合と全く同じ定数とし挿入抵抗
R11をパラメータとしてNPN トランジスタのベー
ス接地電流増幅率αと出力直流電圧V2との関係をグラ
フ化すると第4図のようになる。
V, = Vcc-R6(VB2-VB, )α!・・・
・・・・・・・・・・・・・a9 As a calculation example, graph the relationship between the common base current amplification factor α of the NPN transistor and the output DC voltage V2 using the same constant as in Figure 3 and the insertion resistor R11 as a parameter. The result will be as shown in Figure 4.

第4図から明らかなように、挿入抵抗R11の値を適当
に選ぶことによってαの広い範囲にわたってV2をほぼ
一定の値にすることができる。抵抗R11の値を選ぶ簡
便な方法としてはαが最小値のときのV、の値とα−1
のときのr、の値が等しくなるような値とすれば良く、
第4図の場合はR11=9にΩが最適値と考えられるが
、αとV!との関係は直線的ではないのでαが上記最小
値と1の中間の値のときはr、はやや低めとなっている
As is clear from FIG. 4, by appropriately selecting the value of the insertion resistor R11, V2 can be kept at a substantially constant value over a wide range of α. A simple way to choose the value of resistor R11 is to use the value of V when α is the minimum value and α-1
It is sufficient to set a value such that the values of r when ,
In the case of Fig. 4, Ω is considered to be the optimal value for R11=9, but α and V! Since the relationship between .alpha. and .alpha. is not linear, when .alpha. is an intermediate value between the above minimum value and 1, r is a little low.

第5図は本発明の他の実施例を示す回路図であり、 P
NP トランジスタの電流増幅率の低下によ、るトラン
ジスタQ+oのベース端子の変化を抵抗R11が補正す
るようにくふうされている。また、トランジスタQst
 + QstによりトランジスタQ1゜のベース端子の
低インピーダンス化がなされている。この場合も抵抗R
IIは第1図と同様の働きをし、出力直流電位V、をほ
ぼ一定にすることができる。
FIG. 5 is a circuit diagram showing another embodiment of the present invention, and P
The resistor R11 is designed to compensate for a change in the base terminal of the transistor Q+o due to a decrease in the current amplification factor of the NP transistor. Also, the transistor Qst
+Qst lowers the impedance of the base terminal of the transistor Q1°. In this case as well, the resistance R
II functions in the same manner as in FIG. 1, and can keep the output DC potential V substantially constant.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、NPN トランジスタの
ベース接地電流増幅率のばらつきによる出力端子の直流
電位のばらつきを小さくすることができるので、増幅回
路の出力信号のダイナミックレンジのばらつきが小さい
。また、次段の回路を直流的に結合する場合でもその動
作点のばらつきが小さくなる。
As described above, according to the present invention, it is possible to reduce the variation in the DC potential of the output terminal due to the variation in the common base current amplification factor of the NPN transistor, and therefore the variation in the dynamic range of the output signal of the amplifier circuit is reduced. Further, even when the next stage circuit is coupled in a direct current manner, the variation in the operating point is reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第1図、第5図は本発明の実施例を示す回路図第2図は
従来技術の回路図、第3図は第2図の回路における出力
直流電位とNPNトランジスタのベース接地電流増幅率
との関係を示すグラフ、第4図は第1図の回路における
出力直流電位とNPN トランジスタのベース接地電流
増幅率との関係を示すグラフである。 1.1′・・・・・・・・・・・・・・・入力端子2・
・−・・・・・・・・・・・・・・・・・出力端子3・
・・・・・・・・・・・・・・・・・・・・電源電圧供
給端子4〜6・・・・・−・・・・・バイアス電圧源7
・・−・−・・・・・・・・・・・・・・利得制御電圧
源8・・−・・・・・・・・・・・・・・・・・直流レ
ヘルシフト回路QI−QIt・・・・・・トランジスタ
R0〜R3!・・・・・・抵抗 第 1 図 第 2 図 第4図 (V)
1 and 5 are circuit diagrams showing an embodiment of the present invention. FIG. 2 is a circuit diagram of a conventional technology. FIG. 4 is a graph showing the relationship between the output DC potential and the common base current amplification factor of the NPN transistor in the circuit of FIG. 1.1'・・・・・・・・・・・・Input terminal 2・
・−・・・・・・・・・・・・・・・・・・Output terminal 3・
・・・・・・・・・・・・・・・・・・・Power supply voltage supply terminals 4 to 6・・・・・・・・・Bias voltage source 7
・・−・−・・・・・・・・・・・・・・Gain control voltage source 8 ・・・・・・・・・・・・・・・・・・・・・・・DC level shift circuit QI-QIt ...Transistors R0 to R3! ...Resistance Figure 1 Figure 2 Figure 4 (V)

Claims (1)

【特許請求の範囲】[Claims] 第1の定電流源を含み入力電圧を第1の出力電流に変換
する回路と、第2の定電流源と前記第1の出力電流との
差をとり第2の出力電流を出力する回路と、直流レベル
シフト回路と、第3の定電流源と上記第2の出力電流と
の差をとり第3の出力電流を出力する回路と、上記第3
の出力電流を出力電圧に変換する回路から成り、前記第
1、第3の定電流源はそれぞれ第1、第3のNPNトラ
ンジスタを含み、該第1、第3のトランジスタのエミッ
タはそれぞれ第1、第3の抵抗を介してアースに接続さ
れ、ベースは共通の基準電位に接続され、コレクタから
定電流を供給する第1のカレントミラー回路の一部を形
成しており、前記第2の定電流源は前記第1のカレント
ミラー回路の一部である第2のNPNトランジスタと第
2のカレントミラー回路を形成する第1、第2のPNP
トランジスタを含み、前記第1のカレントミラー回路の
出力の1つである前記第2のNPNトランジスタのコレ
クタと前記第2のカレントミラー回路の入力である前記
第1のPNPトランジスタのコレクタが接続されている
トランジスタ回路において、前記第2のNPNトランジ
スタのベースは第4の抵抗を介して前記基準電位に接続
されていることを特徴とする増幅回路。
a circuit that includes a first constant current source and converts an input voltage into a first output current; and a circuit that takes the difference between the second constant current source and the first output current and outputs a second output current. , a DC level shift circuit, a circuit that calculates the difference between a third constant current source and the second output current, and outputs a third output current;
The first and third constant current sources include first and third NPN transistors, respectively, and the emitters of the first and third transistors are connected to the first and third NPN transistors, respectively. , is connected to ground via a third resistor, the base is connected to a common reference potential, and forms part of a first current mirror circuit that supplies a constant current from the collector, and the second constant The current source includes a second NPN transistor that is part of the first current mirror circuit, and first and second PNP transistors that form the second current mirror circuit.
A collector of the second NPN transistor, which is one of the outputs of the first current mirror circuit, and a collector of the first PNP transistor, which is an input of the second current mirror circuit, are connected to each other. An amplifier circuit characterized in that the base of the second NPN transistor is connected to the reference potential via a fourth resistor.
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