JPS62241377A - Thin film transistor and manufacture thereof - Google Patents
Thin film transistor and manufacture thereofInfo
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- JPS62241377A JPS62241377A JP61083867A JP8386786A JPS62241377A JP S62241377 A JPS62241377 A JP S62241377A JP 61083867 A JP61083867 A JP 61083867A JP 8386786 A JP8386786 A JP 8386786A JP S62241377 A JPS62241377 A JP S62241377A
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- film transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
「技術分野」
本発明は、チャンネル部のセルフアライメントを可能に
した薄膜トランジスタおよびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to a thin film transistor that enables self-alignment of a channel portion, and a method for manufacturing the same.
「従来技術およびその問題点」
薄膜トランジスタ(↑FT)は、電界効果トランジスタ
(FET)の一種で、絶縁性基板上にEtJ膜を形成す
るだけで製造できるので、FJ11!形成技術を用いて
大面積のパネル面に多数の素子を一度に形成できる利点
がある。特に、半導体層として水素化アモルファスシリ
コン等のSi系材料が採用されるようになってからは、
従来から欠点とされていた再現性、制御性、均一性が改
善できる可能性がでてきたため、積極的に研究が始めら
れている。"Prior art and its problems" A thin film transistor (↑FT) is a type of field effect transistor (FET) and can be manufactured simply by forming an EtJ film on an insulating substrate. It has the advantage that a large number of elements can be formed on a large panel surface at once using a forming technique. In particular, since Si-based materials such as hydrogenated amorphous silicon have been used as semiconductor layers,
Active research has begun because it has become possible to improve reproducibility, controllability, and uniformity, which have traditionally been considered drawbacks.
薄膜トランジスタの注目されている用途の一つとして、
液晶テレビなどにおけるスイッチング素子が挙げられる
。すなわち、液晶テレビの画素電極の一つ一つに対応し
て薄膜トランジスタを形成し、これらのta薄膜トラン
ジスタ介して各画素電極に電圧を印加する、いわゆるア
クティブマトリクスアドレス方式を採用することにより
、従来の単純マトリクスアドレス方式に比べてコントラ
ストや解像度を大幅に改善できるからである。One of the applications that is attracting attention for thin film transistors is
Examples include switching elements in liquid crystal televisions and the like. In other words, by adopting the so-called active matrix addressing method, in which a thin film transistor is formed corresponding to each pixel electrode of an LCD TV, and a voltage is applied to each pixel electrode via these TA thin film transistors, it is possible to overcome the conventional simple method. This is because contrast and resolution can be significantly improved compared to the matrix addressing method.
薄膜トランジスタの一例として、逆スタガー構造のもの
を挙げれば、第7図に示すように、絶縁性基板ll上に
ゲート電極12)ゲート絶縁s13および゛ト導体層1
4がIv次次層層れ、この半導体層14の七にソース電
極15とドレイン電極16とがチャンネル部17を挾ん
で形成されることにより構成されている。この場合、半
導体層!4とソース電極15およびドレイン電極1Bと
の間に、いわゆるショットキ抵抗を少なくするために、
高ドーピング層14aを設ける場合もある。そして、ゲ
ート電極12に電圧を印加すると、半導体層14のゲー
ト電極12に近接した部分にキャリヤeが形成され、こ
のキャリヤ形成部を通ってドレイン電極IBからソース
電極15に電流が流れるようになっている。As an example of a thin film transistor, a one with an inverted stagger structure is shown. As shown in FIG.
A source electrode 15 and a drain electrode 16 are formed on the seventh layer of the semiconductor layer 14 with a channel portion 17 sandwiched therebetween. In this case, the semiconductor layer! 4 and the source electrode 15 and drain electrode 1B, in order to reduce the so-called Schottky resistance,
A highly doped layer 14a may also be provided. When a voltage is applied to the gate electrode 12, carriers e are formed in a portion of the semiconductor layer 14 close to the gate electrode 12, and a current flows from the drain electrode IB to the source electrode 15 through this carrier formation portion. ing.
これらの薄膜トランジスタにおいては、ゲート電極12
とチャンネル部17とを正確に位置合せすることがその
特性上極めて重要となる。この位置ずれの許容範囲は、
例えば数IL露以下のオーダーであるため、フォトマス
クを用いた場合には、位置合せが極めて困難となる。In these thin film transistors, the gate electrode 12
Accurate alignment of the channel portion 17 and the channel portion 17 is extremely important due to its characteristics. The permissible range of this positional deviation is
For example, since it is on the order of several IL exposures or less, alignment is extremely difficult when using a photomask.
そこで、第8図に示すようなセルフアライメントを利用
した薄膜トランジスタ形成技術が提案されている。すな
わち、絶縁性基板ll上にゲート電極12とゲート絶縁
膜13と半導体層!4とを積層した後、この半導体層!
4上にポジ型のレジストを塗布する。そして、絶縁性基
板11の背面側から光りを照射すると、ゲート電極12
にさえぎられた部分のみが不溶性のレジス)18となっ
て残る。この状態で、必要に応じて高ドーピング層14
aを形成した後、ソース、ドレイン電極を形成する金属
膜を積層し、リフトオフ法によりレジスト18を除去す
ると、レジス)18の部分の高ドーピング層および金属
膜が除去されてソース電極15とドレイン電極IBとに
パターン化される。この場合、チャンネル部17はレジ
スト18が形成された部分となるので。Therefore, a thin film transistor forming technique using self-alignment as shown in FIG. 8 has been proposed. That is, a gate electrode 12, a gate insulating film 13, and a semiconductor layer are formed on an insulating substrate 11! After laminating 4 and 4, this semiconductor layer!
4. Apply a positive resist on top. Then, when light is irradiated from the back side of the insulating substrate 11, the gate electrode 12
Only the portions blocked by the insoluble resist 18 remain. In this state, if necessary, the highly doped layer 14
After forming the resist 18, a metal film forming the source and drain electrodes is laminated and the resist 18 is removed by a lift-off method. It is patterned into IB. In this case, the channel portion 17 is the portion where the resist 18 is formed.
ゲート電ai12と正確に一致する。It exactly matches the gate electrode ai12.
しかしながら、この薄膜トランジスタの製造方法におい
ては、絶縁性基板11の背面側から光りを照射し、洗浄
してゲート電極12に対応する部分のレジスト18を歿
して除去する際に、レジスト18全部が除去されてしま
わないようにするため、洗浄は水洗程度の処理しかでき
ない、このため、ゲート電極12に対応する部分以外の
レジス)1Bを完全に除去することが難しく、その上か
ら高ドーピング層を含むソース電極15およびドレイン
電極16を構成する金属膜を形成した場合に、半導体層
!4と高ドーピング層14aまたは金属膜との接合がう
まくいかず、動作不良をおこしやすかった。このことは
リフトオフ法における共通の問題点でもある。However, in this thin film transistor manufacturing method, when the insulating substrate 11 is irradiated with light from the back side and cleaned to remove the resist 18 in the portion corresponding to the gate electrode 12, the entire resist 18 is removed. To prevent this from happening, cleaning can only be done by rinsing with water. For this reason, it is difficult to completely remove the resist (1B) other than the part corresponding to the gate electrode 12, which includes a highly doped layer on top of it. When forming the metal film that constitutes the source electrode 15 and the drain electrode 16, a semiconductor layer! 4 and the highly doped layer 14a or the metal film did not work well, which tended to cause malfunctions. This is also a common problem in lift-off methods.
「発明の目的」
本発明の目的は、上述したようなリフトオフ法によるセ
ルフアライメントの問題点に鑑み、リフトオフ法でない
方法でセルフアライメントを可能にしたsJ膜トランジ
スタおよびその製造方法を提供することにある。``Object of the Invention'' In view of the above-mentioned problems with self-alignment using the lift-off method, an object of the present invention is to provide an sJ film transistor that enables self-alignment using a method other than the lift-off method, and a method for manufacturing the same. .
「発明の構成」
本発明の薄膜トランジスタは、例えば第1図に示すよう
に、透明絶縁性基板21上にゲート電極22)ゲート絶
縁膜23および半導体層24が順次積層され、この半導
体層24の上にソース電極25とドレイン電極2Bとが
チャンネル部27を挾んで形成された構造をなし、前記
ソース電極25および前記ドレイン電極26が透明導電
膜からなることを特徴とする。なお、前記半導体層24
と前記ソース電極25およびドレイン電極26との界面
に高ドーピング層24aが形成されていてもよい。"Structure of the Invention" In the thin film transistor of the present invention, for example, as shown in FIG. The structure is such that a source electrode 25 and a drain electrode 2B are formed sandwiching a channel portion 27, and the source electrode 25 and the drain electrode 26 are made of a transparent conductive film. Note that the semiconductor layer 24
A highly doped layer 24a may be formed at the interface between the source electrode 25 and the drain electrode 26.
本発明の薄膜トランジスタの製造方法は、例えば第5図
および第8図に示すように、絶縁性基板21上にゲート
電極22)ゲート絶縁[23および半導体層24を順次
槍層し、必要に応じて高ドーピング層24aを形成した
後、この半導体層24または高ドーピング層24aの上
に透明導電膜28を全面形成し、さらにネガ型レジスト
29を全面塗布し、前記絶縁性基板21の背面側から光
りを照射し、洗浄して前記ゲート電極22に対応する部
分のレジスト28を除去し、エツチングして前記ゲート
電極22に対応する部分の前記透明導電膜28を選択的
に除去することにより、前記ソース電極25および前記
ドレイン電極2Bを形成することを特徴とする。As shown in FIGS. 5 and 8, for example, the method for manufacturing a thin film transistor of the present invention includes sequentially forming a gate electrode 22, a gate insulating layer 23, and a semiconductor layer 24 on an insulating substrate 21. After forming the highly doped layer 24a, a transparent conductive film 28 is formed on the entire surface of the semiconductor layer 24 or the highly doped layer 24a, and a negative resist 29 is further applied on the entire surface, and a light beam is applied from the back side of the insulating substrate 21. The source material is removed by irradiating the source with etching, cleaning to remove the portion of the resist 28 corresponding to the gate electrode 22, and etching to selectively remove the portion of the transparent conductive film 28 corresponding to the gate electrode 22. It is characterized in that an electrode 25 and the drain electrode 2B are formed.
このように、本発明では、リフトオフ法によることなく
、透明導電M28をエツチング除去してソース電極25
およびドレイン電極26を形成するので、半導体層24
とソース電極25およびドレイン電極26との界面にレ
ジスト残留物等が介在することはなく1歩留りを向上さ
せることができる。そして、透明導電膜28の上にネガ
型のレジスト29を塗布して絶縁性基板21の背面側か
ら光を照射することにより、ゲート電極22に対応する
部分のレジスト29を除去するようにしたので、ゲート
電極22に対応する部分のみがエツチングされ、セルフ
アライメントが可能となる。In this way, in the present invention, the source electrode 25 is etched away by removing the transparent conductor M28 without using the lift-off method.
Since the drain electrode 26 is formed, the semiconductor layer 24
There is no presence of resist residue or the like at the interface between the source electrode 25 and the drain electrode 26, so that the yield can be improved. Then, by coating a negative resist 29 on the transparent conductive film 28 and irradiating light from the back side of the insulating substrate 21, the resist 29 in the portion corresponding to the gate electrode 22 is removed. , only the portion corresponding to the gate electrode 22 is etched, making self-alignment possible.
「発明の実施例」
第1図には本発明のtI薄膜ランジスタの実施例が示さ
れており、第2図ないし第8図には同薄膜トランジスタ
の製造工程が順に示されている。以下、その工程に従っ
て説明する。Embodiment of the Invention FIG. 1 shows an embodiment of the tI thin film transistor of the present invention, and FIGS. 2 to 8 sequentially show the manufacturing process of the same thin film transistor. The process will be explained below.
■メタルゲート形成工程
第2図に示すように、透明ガラス板からなる絶縁性基板
21上に金f&膜を蒸着、スパッタなどの手段で全面形
成し、フォトエツチングを行なってゲート電極22を形
成する。ゲート電極22の材質は、以下のプロセスにお
いて溶融しないことが必要とされるので、MOlCr、
Wなどの高融点金属が好ましいが、Ti、 A1.
Ni、 NiCrなども使用可能である。また、ゲート
電極22の厚さは1000人程度程度当である。■Metal gate forming process As shown in FIG. 2, a gold f& film is formed on the entire surface of an insulating substrate 21 made of a transparent glass plate by means such as vapor deposition or sputtering, and photoetching is performed to form a gate electrode 22. . The material of the gate electrode 22 is required not to melt in the following process, so MOlCr,
High melting point metals such as W are preferred, but Ti, A1.
Ni, NiCr, etc. can also be used. Further, the thickness of the gate electrode 22 is equivalent to about 1000 people.
■ゲート絶縁膜、半導体層形成工程
第3図に示すように、例えばプラズマCVDを用いてゲ
ート絶縁[5!23.半導体層24、高ドーピング層2
4aを連続堆積させる。■Gate insulating film and semiconductor layer forming process As shown in FIG. 3, gate insulating film [5!23. Semiconductor layer 24, highly doped layer 2
4a is continuously deposited.
ゲート絶縁膜23としては、例えばSiNx (窒化シ
リコン)膜、5i(h (二酸化シリコン)膜などが使
用でき、特に高誘電率、高耐圧性で表面特性のよい5i
NxljJが適している。 SiNx膜は、反応ガスと
してSiH,+ NH4+ N2を用いることにより形
成することができる。ゲート絶縁$23の厚さは200
0人程度程度当である。As the gate insulating film 23, for example, a SiNx (silicon nitride) film, a 5i(h (silicon dioxide) film, etc.) can be used, and in particular, 5i (silicon dioxide) film, which has a high dielectric constant, high breakdown voltage, and good surface characteristics, can be used.
NxljJ is suitable. The SiNx film can be formed by using SiH, +NH4+N2 as a reactive gas. The thickness of gate insulation $23 is 200
Approximately 0 people are eligible.
半導体層24としては、例えば水素化アモルファスシリ
コン(a−Si:H)などのSi系材料が適している。As the semiconductor layer 24, a Si-based material such as hydrogenated amorphous silicon (a-Si:H) is suitable, for example.
a−St:Hは、反応ガスとしてS I H4+ t
(2を用いることにより形成できる。半導体層24の厚
さは1000人程度程度当である。a-St:H is S I H4+ t as a reaction gas
(It can be formed by using 2. The thickness of the semiconductor layer 24 is about 1,000 layers.
さらに、半導体層24上に高ドーピング層24aを形成
してもよく、半導体層24として例えばa−Si:Hを
用いた場合、高ドーピング層24aはn+a−8i :
Hとされるh n+a−9i:Hは、反応ガスとしてS
jH,+ PH3+112を用いることにより形成でき
る。高ドーピング層24aの厚さは100人程程度適当
である。Further, a highly doped layer 24a may be formed on the semiconductor layer 24, and when a-Si:H is used as the semiconductor layer 24, the highly doped layer 24a is n+a-8i:
H n+a-9i: H is S as a reaction gas
It can be formed by using jH,+PH3+112. The thickness of the highly doped layer 24a is suitable for about 100 people.
■透明導電膜形成工程
第4図に示すように、半導体層24または高ドーピング
層24aの上から全面にITOなどの透明導電膜28を
蒸着、スパッタ等の手段で形成する。その厚さは、20
00人程度程度当である。(2) Transparent conductive film forming step As shown in FIG. 4, a transparent conductive film 28 such as ITO is formed on the entire surface of the semiconductor layer 24 or the highly doped layer 24a by means of vapor deposition, sputtering, or the like. Its thickness is 20
Approximately 0.00 people are expected.
■レジスト形成工程
第5図に示すように、透明導電膜28の上から全面にネ
ガ型のレジスト29を塗布し、絶縁性基板21の背面側
から光りを照射する。透明導電膜28が光透過性である
ため、図中日の部分のレジスト29は光が照射されて不
溶化するが、Aの部分のレジスト29はゲート電極22
にさえぎられて光が照射されず、可溶性となる。そして
、水洗等の手段で洗浄することにより、第6図に示すよ
うに、Aの部分のレジスト29が選択的に除去される。(2) Resist Formation Step As shown in FIG. 5, a negative resist 29 is applied over the entire surface of the transparent conductive film 28, and light is irradiated from the back side of the insulating substrate 21. Since the transparent conductive film 28 is light-transmissive, the resist 29 in the sun part of the figure is irradiated with light and becomes insolubilized, but the resist 29 in the part A is transparent to the gate electrode 22.
It is blocked by the light and becomes soluble. Then, by washing with water or other means, the resist 29 in the portion A is selectively removed, as shown in FIG.
■エッチング工程
第6図の状態で、透明導電膜2日を選択的にエツチング
するエツチング液で処理すると、レジスト29で覆われ
ていないAの部分の透明導電膜28が除去され、ソース
電極25とドレイン電極28とにパターン化され、それ
らの間にチャンネル部27が形成される。そして、アセ
トン、ハクリ液などを用いてレジスト29を完全に除去
することにより、第1図に示す薄膜トランジスタが得ら
れる。なお、必要に応じて、これらの層の上に、パッシ
ベーション膜を形成してもよい、パッシベーション膜は
、例えばSiNx膜をプラズマCvDにより形成すれば
よい。■Etching process When the transparent conductive film 2 is treated with an etching solution that selectively etches the transparent conductive film 28 in the state shown in FIG. A channel portion 27 is formed between the drain electrode 28 and the drain electrode 28 . Then, by completely removing the resist 29 using acetone, a peeling solution, or the like, the thin film transistor shown in FIG. 1 is obtained. Note that, if necessary, a passivation film may be formed on these layers. The passivation film may be, for example, a SiNx film formed by plasma CVD.
この薄膜トランジスタでは、第5図に示す背面露光を行
なうことにより、ゲート電極22に対応した部分のレジ
スト29を除去し、その後エツチングするようにしたの
で、ゲート電極22とチャンネル部27の位置とが正確
に一致し、いわゆるセルフアライメントがなされる。In this thin film transistor, the resist 29 in the portion corresponding to the gate electrode 22 is removed by performing back exposure shown in FIG. 5, and then etched, so that the positions of the gate electrode 22 and the channel portion 27 are accurately , so-called self-alignment is achieved.
また、透明導電膜2日は、レジスト28を塗布する前に
、半導体層24または高ドーピング層24aの上に形成
されるので、透明導電膜29と半導体層24または高ド
ーピング層24aとの接合面がきれいなものとなり、接
合面にレジスト残留物等が介在することによる動作不良
を回避できる。Moreover, since the transparent conductive film 2 is formed on the semiconductor layer 24 or the highly doped layer 24a before applying the resist 28, the bonding surface between the transparent conductive film 29 and the semiconductor layer 24 or the highly doped layer 24a The bonding surface becomes clean, and malfunctions caused by resist residue or the like on the bonding surface can be avoided.
なお1本発明による薄膜トランジスタは、液晶ディスプ
レイ、薄膜ELディスプレイ等のディスプレイ、イメー
ジセンサ、論理集積回路など各種用途に適用できる。Note that the thin film transistor according to the present invention can be applied to various uses such as displays such as liquid crystal displays and thin film EL displays, image sensors, and logic integrated circuits.
「発明の効果」
以上説明したように、本発明によれば、ソース電極およ
びドレイン電極を透明導電膜で構成することにより、半
導体層または高ドーピング層上に透明導?tt膜を形成
し、さらにネガ型レジストを塗布した後、背面露光をし
てゲート電極に対応する部分のレジストを除去し、選択
エツチングしてソース電極およびドレイン電極をパター
ン化できるので、リフトオフ法でない方法でセルフアラ
イメントが可能となる。また、レジストを塗布する前に
透明導電膜を形成するので、半導体層または高ドーピン
グ層と、ソース電極およびドレイン電極との接合面がき
れいなものとなり、レジスト残留物の介在などによる動
作不良が回避でき、歩留りが向上する。"Effects of the Invention" As explained above, according to the present invention, by forming the source electrode and the drain electrode with a transparent conductive film, transparent conductive film can be formed on the semiconductor layer or the highly doped layer. After forming the tt film and applying a negative resist, the resist in the area corresponding to the gate electrode is removed by back exposure, and the source and drain electrodes can be patterned by selective etching, which eliminates the lift-off method. This method enables self-alignment. In addition, since a transparent conductive film is formed before applying the resist, the bonding surfaces between the semiconductor layer or highly doped layer and the source and drain electrodes are clean, and malfunctions due to resist residue can be avoided. , yield is improved.
i1図は本発明による薄膜トランジスタの一例を示す断
面図、第2図、第3図、第4図、第5図および第6図は
同B膜トランジスタの製造工程を順に示す断面図、第7
図は従来のfIIli)ランジスタの一例を示す断面図
、第8図は従来の薄膜トランジスタにおけるソース、ド
レイン電極の形成工程の一例を示す断面図である。
図中、21は絶縁性基板、22はゲート電極、22aは
金属膜、22bは透明導電膜、23はゲート絶縁膜、2
4は半導体層、24aは高ドーピング層、25はソース
電極、2Bはドレイン電極、27はチャンネル部、28
は透明導電膜、29はレジストである。
第1図
第2図
2′2
第3図
第4因
lZ
第6rJ!1
第7図
第8図Figure i1 is a cross-sectional view showing an example of a thin film transistor according to the present invention, Figures 2, 3, 4, 5, and 6 are cross-sectional views sequentially showing the manufacturing process of the same B film transistor, and Figure 7 is a cross-sectional view showing an example of a thin film transistor according to the present invention.
The figure is a sectional view showing an example of a conventional fIIli) transistor, and FIG. 8 is a sectional view showing an example of a process for forming source and drain electrodes in a conventional thin film transistor. In the figure, 21 is an insulating substrate, 22 is a gate electrode, 22a is a metal film, 22b is a transparent conductive film, 23 is a gate insulating film, 2
4 is a semiconductor layer, 24a is a highly doped layer, 25 is a source electrode, 2B is a drain electrode, 27 is a channel portion, 28
2 is a transparent conductive film, and 29 is a resist. Figure 1 Figure 2 2'2 Figure 3 4th factor lZ 6th rJ! 1 Figure 7 Figure 8
Claims (4)
半導体層が順次積層され、この半導体層の上にソース電
極とドレイン電極とがチャンネル部を挾んで形成された
薄膜トランジスタにおいて、前記ソース電極および前記
ドレイン電極が透明導電膜からなることを特徴とする薄
膜トランジスタ。(1) In a thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor layer are sequentially laminated on an insulating substrate, and a source electrode and a drain electrode are formed on this semiconductor layer with a channel portion sandwiched therebetween, the source electrode and A thin film transistor, wherein the drain electrode is made of a transparent conductive film.
前記ソース電極およびドレイン電極との界面には高ドー
ピング層が形成されている薄膜トランジスタ。(2) The thin film transistor according to claim 1, wherein a highly doped layer is formed at an interface between the semiconductor layer and the source and drain electrodes.
半導体層を順次積層し、この半導体層の上にソース電極
とドレイン電極とをチャンネル部を挾んで形成する薄膜
トランジスタの製造方法において、前記絶縁性基板上に
前記ゲート電極、前記ゲート絶縁膜および前記半導体層
を順次積層した後、透明導電膜を全面形成し、さらにネ
ガ型レジストを全面塗布し、前記絶縁性基板の背面側か
ら光を照射し、洗浄して前記ゲート電極に対応する部分
のレジストを除去し、エッチングして前記ゲート電極に
対応する部分の前記透明導電膜を選択的に除去すること
により、前記ソース電極および前記ドレイン電極を形成
することを特徴とする薄膜トランジスタの製造方法。(3) A method for manufacturing a thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor layer are sequentially laminated on an insulating substrate, and a source electrode and a drain electrode are formed on this semiconductor layer with a channel portion sandwiched therebetween. After sequentially stacking the gate electrode, the gate insulating film, and the semiconductor layer on the insulating substrate, a transparent conductive film is formed on the entire surface, a negative resist is applied on the entire surface, and light is irradiated from the back side of the insulating substrate. Then, the source electrode and the drain electrode are removed by cleaning to remove the resist in the portion corresponding to the gate electrode, and etching to selectively remove the transparent conductive film in the portion corresponding to the gate electrode. 1. A method for manufacturing a thin film transistor, characterized by forming a thin film transistor.
上層部に高ドーピング層を形成した後、前記透明導電膜
を全面形成する薄膜トランジスタの製造方法。(4) The method for manufacturing a thin film transistor according to claim 3, wherein the transparent conductive film is formed on the entire surface after forming a highly doped layer on the upper layer of the semiconductor layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61083867A JPS62241377A (en) | 1986-04-11 | 1986-04-11 | Thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61083867A JPS62241377A (en) | 1986-04-11 | 1986-04-11 | Thin film transistor and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
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JPS62241377A true JPS62241377A (en) | 1987-10-22 |
Family
ID=13814616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP61083867A Pending JPS62241377A (en) | 1986-04-11 | 1986-04-11 | Thin film transistor and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62241377A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
US5366912A (en) * | 1988-09-21 | 1994-11-22 | Fuji Xerox Co., Ltd. | Fabrication method of thin-film transistor |
-
1986
- 1986-04-11 JP JP61083867A patent/JPS62241377A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5366912A (en) * | 1988-09-21 | 1994-11-22 | Fuji Xerox Co., Ltd. | Fabrication method of thin-film transistor |
US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
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