JPS62241376A - Manufacturing method of MOS type semiconductor device - Google Patents
Manufacturing method of MOS type semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MO&型半導体装置の製造方法において、L
D D (Xrtghtly Doped Drai
n :以下LDDと略す)構造のソース・ドレイン金形
改し、微細化を図ることに関するもQでおる。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention provides a method for manufacturing an MO& type semiconductor device.
D D (Xrtghtly Doped Drai
Q also relates to modifying the source/drain metal shape and miniaturization of the structure (hereinafter abbreviated as LDD).
本発明は、MOB型半導体装置の製造方法にかいて、不
純物注入後ゲート電匝を熱酸化することによりゲート亀
甑の周囲に酸化膜を形成し、さらに不純物を注入するこ
とによりLDDI造QMOS型半導体装置を製造するも
のである。The present invention relates to a method for manufacturing a MOB type semiconductor device, in which an oxide film is formed around the gate capacitor by thermally oxidizing the gate capacitor after impurity implantation, and an LDDI QMOS type is produced by further implanting impurities. It manufactures semiconductor devices.
従来CIMOB型半導体装置の製造方法は、LDDi造
Oソース・ドレインを形成する場合、図2Qように%c
L)半導体基板上にゲート絶縁膜を形成し、該ゲート絶
R膜上にゲート電匝を形成する工程、b)不純物を注入
する工程、。c)絶縁膜を形成する工程、d)異方性エ
ツチングによりゲート亀匪O側面に絶縁@を残丁ように
該絶縁膜を除去する工程、(以下、ゲート冒険側面O絶
縁膜0ことをすィ)”y オー k (HideWal
l )と称T ) g)不純物を注入する工程、 f)
熱処理によって、不純物を半導体基板中へ拡散し% L
DD−Φのソース・ドレインを形成する工程1以上■工
程によってLDD溝造のソース・ドレインを有するM
OB型半導体装置+t−製aする方法を用いていた。In the conventional manufacturing method of a CIMOB type semiconductor device, when forming an LDDi O source/drain, as shown in FIG.
L) a step of forming a gate insulating film on a semiconductor substrate and forming a gate capacitor on the gate insulating film; b) a step of implanting impurities. c) Step of forming an insulating film; d) Step of removing the insulating film by anisotropic etching so as to leave insulation on the side surface of the gate side surface. y)”y oh k (HideWal
l) and T) g) implanting impurities, f)
By heat treatment, impurities are diffused into the semiconductor substrate and % L
DD-Φ source/drain forming step 1 or more
A method of manufacturing an OB type semiconductor device + t-a was used.
しかし、上記の従来の製造方法では、全面に絶縁膜を形
成し、さらに異方性エツチングにより絶縁膜を除去しな
がらゲート電極側面〇杷緑溪0み残すことによりサイド
ウオールを形成しなければならなかった。However, in the conventional manufacturing method described above, it is necessary to form an insulating film on the entire surface and then remove the insulating film by anisotropic etching while leaving a side wall of the gate electrode to form a sidewall. There wasn't.
すなわち、従来zmos型半導体製造方法0欠点は、
l)絶縁膜を形成するOに、CVD(化学気Im成長)
VCよると膜厚の微小な制御が難しく、2))
エツチングの方法が特殊であるため、サイドウオール■
絶縁膜■みを残丁ようにするOVc均−性等Q条件が難
しい% 3)また、絶縁膜形成工程、エツチング工程の
2工程からなる。よって工程が複雑となりコスト高につ
ながる0以上■間組点を有していた。In other words, the 0 drawbacks of the conventional zmos semiconductor manufacturing method are:
l) CVD (chemical vapor growth) on O forming the insulating film
According to VC, minute control of film thickness is difficult; 2))
Due to the special etching method, the sidewall
Q conditions such as OVc uniformity are difficult to maintain so that the insulating film is not left behind. 3) It also consists of two steps: an insulating film forming step and an etching step. As a result, the process becomes complicated and the process is complicated, resulting in a combination point of 0 or more.
そこで、本発明は、1把のような欠点をなくすために、
低温(900m:前険)■ウェット雰囲気中でゲート電
極を増速酸化することによりサイドウオールを形成する
a取方法により、従来技術に比べ、工程全簡略化し、か
つサイドウオール0嗅厚を均一で制御性よく形成するこ
とt目的と丁、る。Therefore, the present invention, in order to eliminate the drawbacks such as one bundle,
Low temperature (900m: front slope) - By using the a method to form sidewalls by accelerating oxidation of the gate electrode in a wet atmosphere, the entire process is simplified compared to conventional technology, and the sidewall thickness is uniform. The purpose is to form it with good controllability.
〔問題を解決するため0手段〕
本発明v)MOS型半導体装置の製造方法は、α)α)
半導体基板上にゲート絶縁膜を形成し、該ゲート絶縁膜
上にゲート1!甑を形成する工程。[No means for solving the problem] The present invention v) MOS type semiconductor device manufacturing method is α) α)
A gate insulating film is formed on a semiconductor substrate, and a gate 1! is formed on the gate insulating film. The process of forming koshiki.
b)不純物を注入する工程
。c)熱酸化することにより、ゲート亀険の周囲に酸比
IIaを形成シ、かつ注入した不純物を′+導体基板中
へ拡散する工程。b) Step of implanting impurities. c) A step of forming an acid ratio IIa around the gate electrode by thermal oxidation and diffusing the implanted impurity into the conductive substrate.
d)不純物を注入する工程、
e)熱処理することにより不純物を半導体基板中へ拡散
する工程を特徴とする。The method is characterized by d) a step of implanting impurities; and e) a step of diffusing the impurities into the semiconductor substrate by heat treatment.
セ) 前記、熱酸化は900℃a後○ウェット雰・囲気
中で行なう参を特徴とするものである。c) The above thermal oxidation is characterized by being carried out in a wet atmosphere/ambience after 900°C.
以下に本発明O実y&し1を記す。 The present invention is described below.
!1図■α)Oように、半導体基板103上にゲート絶
縁膜102を形成する。さらにゲート絶縁膜とにゲート
を龜101を形成する9本実施例にi−いては、ゲート
電極の例としてN型不純物を拡散し電導性にした多結晶
シリコンからなるゲート亀匪を形成したものとする。こ
の半導体基板へ鼾1図b)CDように不純物を注入する
。不純物OIHJとして本実施列では、リンをイオン注
入法によす注入するも■とする。さらにそれt900℃
前flkOウェット雰囲気中でpPl酸化する。〔処1
図6))こ0時、ゲート電極の周囲には、増速酸化によ
りシリコン基板より厚く酸fヒ[106が形成される。! As shown in FIG. 1 α) O, a gate insulating film 102 is formed on a semiconductor substrate 103. Further, in this embodiment, a gate cap 101 is formed on the gate insulating film, and as an example of the gate electrode, a gate cap made of polycrystalline silicon made conductive by diffusing N-type impurities is formed. shall be. Impurities are implanted into this semiconductor substrate as shown in Figure 1b) CD. In this embodiment, phosphorus is implanted as the impurity OIHJ by ion implantation. Moreover, it is 900℃
Before pPl oxidation in flkO wet atmosphere. [Procedure 1
At this time, an acid layer [106] is formed around the gate electrode to be thicker than the silicon substrate due to accelerated oxidation.
本実施列の場合には、多結晶シリコンの周囲には、シリ
コン基板の約5倍程度の@厚の酸化膜が形成される。し
たがって第1図c)tDよ5VCゲート&、liMの側
面にも酸化膜が形成され、サイドウオールとなる。さら
に淋1図d)12)ように半導体基板中へ不純物を注入
する。In the case of this example, an oxide film having a thickness approximately five times that of the silicon substrate is formed around the polycrystalline silicon. Therefore, an oxide film is also formed on the sides of the 5VC gate and liM as shown in FIG. Furthermore, impurities are implanted into the semiconductor substrate as shown in Figure 1 d) 12).
本実施列では、−例としてこの不純物をヒ素とする。こ
Q不純物が注入された半導体基板を熱処理し、不純物を
拡散することによりLDD購造のソース・ドレイ/10
91に有するMOI3型半導体装置が製造された。In this example, this impurity is arsenic. By heat-treating the semiconductor substrate into which the Q impurity has been implanted and diffusing the impurity, the source/drain/10
A 3-type semiconductor device having an MOI of 91 was manufactured.
以と■製造方法にお^て熱酸化により形成される酸化l
IIは、膜厚も時間による制御で節電に調整でき、均一
性も良い、よりてサイドウオールの厚さの調整も簡単に
でき、従来方法によりサイドウオール形成方法に比較し
ても容易である。また増速酸化によりゲート!甑の周囲
に5倍程度り熱酸化膜がついているのでフッ酸を用いて
わずかにモツチングする事によりサイドウオールθ俟厚
に損なうことなく不純物を注入する半導体表面V)酸化
膜O晦・さをi/l整することも可能である。In the manufacturing method, oxide l formed by thermal oxidation
In II, the film thickness can be adjusted to save power by controlling the time, the uniformity is good, and the sidewall thickness can be easily adjusted, which is easier than the conventional sidewall forming method. Also, gate by accelerated oxidation! Since there is a thermal oxide film about 5 times thicker around the surface of the semiconductor, by slightly motting it with hydrofluoric acid, impurities can be implanted without damaging the sidewall thickness. It is also possible to adjust the I/L ratio.
以上、実施列としてゲート!匝に多結晶シリコン、注入
する不純物にリンとヒ素を選んで説明してきたが、ゲー
トを匝Q材料としては、シリコン基板に対して増速酸化
するも■ならば、ポリサイド等でも可能である。That's it for the gate! The explanation has been given by selecting polycrystalline silicon for the base and phosphorus and arsenic for the impurities to be implanted, but if the gate is to be made of a Q material, polycide or the like can be used if accelerated oxidation is performed on the silicon substrate.
本発明の効果は、ゲートtlillcを増速酸化による
サイドウオール形成によってLDD構造のソース・ドレ
インを形成することにより、従来技術VC対して、工程
が簡琳であり、均一性が良^ため半導体装置の信頼性が
向上し、製品コストも低くなった。The effects of the present invention are that the source/drain of the LDD structure is formed by sidewall formation by accelerated oxidation of the gate trillc, which simplifies the process and provides good uniformity compared to the conventional VC technology. has improved reliability and lowered product costs.
第1図k) 〜(g)は1本発明のMO13M″P導体
装置の製造方法を工程を追って示した断固図。
@2図(α)〜(イ)は、従来のMOS型半導体装置装
製造方法を工程を追うて示した断面図。
101・・グー)[甑
102・・ゲート絶縁膜
103・・半導体基板
104・・素子分離膜
105・・注入された不純物
106・・熱酸化により形成された酸化膜107・・熱
酸化により形成された不純物拡散108・・注入された
不純物
109・・熱処理による拡散により形成されたLDD構
造のソース・ドレイン
201 ・ ・ グー ト 電8区
202・・ゲート絶縁膜
203・・半導体基板
204拳・素子分離膜
205・・注入された不純物
206・・絶縁膜
207・・エツチングされて残った絶RPACサイドウ
オール)
208・・注入された不純物
209・・熱処理による拡散により形成されたLDD酵
造のソース・ドレイン
以上
出願人 セイコーエプソン株式会社 1d
+ リ
I Q−’Figures 1k) to (g) are step-by-step diagrams showing the manufacturing method of the MO13M''P conductor device of the present invention. Figures 2 (α) to (a) are diagrams showing the manufacturing method of the MO13M''P conductor device of the present invention. Cross-sectional view showing the manufacturing method step by step. Oxide film 107 formed by thermal oxidation Impurity diffusion 108 Injected impurity 109 LDD structure source/drain 201 formed by diffusion by heat treatment 202 Gate Insulating film 203... Semiconductor substrate 204 element isolation film 205... Injected impurity 206... Insulating film 207... RPAC sidewall remaining after etching) 208... Injected impurity 209... Due to heat treatment Source and drain of LDD fermentation formed by diffusion Applicant: Seiko Epson Corporation 1d
+ RI Q-'
Claims (2)
ート絶縁膜上にゲート電極を形成する工程。 b)不純物を注入する工程。 c)熱酸化することにより、ゲート電極の周囲に酸化膜
を形成し、かつ注入した不純物を半導体基板中へ拡散す
る工程。 d)不純物を注入する工程。 e)熱処理することにより不純物を半導体基板中へ拡散
する工程を特徴とするLDD(LightlyDope
dDrain)構造のソース・ドレインを有するMOS
型半導体装置の製造方法。(1)a) A step of forming a gate insulating film on a semiconductor substrate and forming a gate electrode on the gate insulating film. b) Step of implanting impurities. c) A step of forming an oxide film around the gate electrode by thermal oxidation and diffusing the implanted impurity into the semiconductor substrate. d) Step of implanting impurities. e) LDD (Lightly Dope) characterized by a step of diffusing impurities into the semiconductor substrate by heat treatment.
dDrain) structure source/drain MOS
A method for manufacturing a type semiconductor device.
で行なう事を特徴とする特許請求の範囲第1項記載のM
OS型半導体装置の製造方法。(2) M according to claim 1, characterized in that the thermal oxidation is carried out in a wet atmosphere at around 900°C.
A method for manufacturing an OS type semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8363286A JPS62241376A (en) | 1986-04-11 | 1986-04-11 | Manufacturing method of MOS type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8363286A JPS62241376A (en) | 1986-04-11 | 1986-04-11 | Manufacturing method of MOS type semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62241376A true JPS62241376A (en) | 1987-10-22 |
Family
ID=13807840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8363286A Pending JPS62241376A (en) | 1986-04-11 | 1986-04-11 | Manufacturing method of MOS type semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62241376A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
US5439847A (en) * | 1993-11-05 | 1995-08-08 | At&T Corp. | Integrated circuit fabrication with a raised feature as mask |
US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1986
- 1986-04-11 JP JP8363286A patent/JPS62241376A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
US5439847A (en) * | 1993-11-05 | 1995-08-08 | At&T Corp. | Integrated circuit fabrication with a raised feature as mask |
US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
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